基于FPGA的LDPC码译码器研究
| 摘要 | 第3-4页 |
| abstract | 第4页 |
| 第1章 引言 | 第9-13页 |
| 1.1 研究背景及意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 研究内容及论文安排 | 第11-13页 |
| 第2章 LDPC码的介绍 | 第13-25页 |
| 2.1 LDPC码的定义 | 第13-19页 |
| 2.1.1 线性分组码 | 第13-14页 |
| 2.1.2 生成矩阵 | 第14-15页 |
| 2.1.3 校验矩阵 | 第15-16页 |
| 2.1.4 Tanner图表示 | 第16-18页 |
| 2.1.5 最小码距和环 | 第18-19页 |
| 2.2 LDPC码的构造及编码 | 第19-23页 |
| 2.2.1 LDPC码的构造 | 第19-20页 |
| 2.2.2 LDPC的编码 | 第20-23页 |
| 2.3 QC-LDPC码的定义 | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第3章 LDPC码的译码算法和性能分析 | 第25-39页 |
| 3.1 硬判决译码算法 | 第25-26页 |
| 3.2 软判决译码算法 | 第26-31页 |
| 3.2.1 概率译码算法 | 第26-27页 |
| 3.2.2 置信传播算法 | 第27-30页 |
| 3.2.3 最小和译码算法 | 第30-31页 |
| 3.3 分层最小和译码算法 | 第31-38页 |
| 3.3.1 校验节点自更新算法 | 第32-35页 |
| 3.3.2 译码参数的选取与比较 | 第35-38页 |
| 3.4 本章小结 | 第38-39页 |
| 第4章 LDPC码译码器的结构 | 第39-45页 |
| 4.1 传统译码结构 | 第39-41页 |
| 4.1.1 串行译码结构 | 第39-40页 |
| 4.1.2 全并行译码结构 | 第40页 |
| 4.1.3 部分并行译码结构 | 第40-41页 |
| 4.2 分层译码结构 | 第41-43页 |
| 4.3 特殊的分层译码结构 | 第43-44页 |
| 4.4 本章小结 | 第44-45页 |
| 第5章 分层LDPC码译码器的FPGA研究 | 第45-65页 |
| 5.1 FPGA开发流程 | 第45-48页 |
| 5.2 FPGA译码器设计 | 第48-62页 |
| 5.2.1 译码器整体框架设计 | 第49-50页 |
| 5.2.2 接收信道消息存储模块 | 第50-52页 |
| 5.2.3 后验消息存储模块 | 第52-54页 |
| 5.2.4 校验消息存储模块 | 第54-56页 |
| 5.2.5 校验节点更新模块 | 第56-58页 |
| 5.2.6 译码输出模块 | 第58-61页 |
| 5.2.7 控制模块 | 第61-62页 |
| 5.3 译码器性能评价 | 第62-64页 |
| 5.3.1 Isim仿真结果 | 第63页 |
| 5.3.2 资源消耗 | 第63-64页 |
| 5.3.3 译码器性能分析 | 第64页 |
| 5.4 本章小结 | 第64-65页 |
| 第6章 总结与展望 | 第65-67页 |
| 6.1 总结 | 第65页 |
| 6.2 展望 | 第65-67页 |
| 参考文献 | 第67-71页 |
| 致谢 | 第71-73页 |
| 个人简历、在学期间发表的学术论文及研究成果 | 第73页 |
