| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第一章 绪论 | 第9-17页 |
| 1.1 研究背景及意义 | 第9页 |
| 1.2 国内外研究现状极发展趋势 | 第9-15页 |
| 1.3 本论文的主要工作及创新点 | 第15页 |
| 1.4 论文的结构安排 | 第15-17页 |
| 第二章 高速ADC概述 | 第17-30页 |
| 2.1 ADC主要性能参数 | 第17-20页 |
| 2.1.1 静态性能参数 | 第17-19页 |
| 2.1.2 动态性能参数 | 第19-20页 |
| 2.2 高速SAR ADC架构简介 | 第20-23页 |
| 2.2.1 基于预切换原理的ADC | 第20-21页 |
| 2.2.2 采用多比特/量化周期的SAR ADC | 第21-22页 |
| 2.2.3 采用多个比较器串行的SAR ADC | 第22-23页 |
| 2.3 SAR ADC速度限制因素分析 | 第23-29页 |
| 2.3.1 DAC建立速度限制因素 | 第23-24页 |
| 2.3.2 采样开关非理想因素 | 第24-27页 |
| 2.3.3 比较器非理想因素 | 第27-29页 |
| 2.3.4 SAR逻辑单元延时时间限制因素 | 第29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 10位160MS/S高速SAR ADC原理与建模仿真 | 第30-44页 |
| 3.1 SAR ADC基本工作原理 | 第30-32页 |
| 3.2 10位160MS/S SAR ADC技术原理 | 第32-40页 |
| 3.2.1 基于整数权重的非二进制DAC技术 | 第32-35页 |
| 3.2.2 交替工作的高速比较器原理 | 第35-39页 |
| 3.2.3 提前编码异步SAR逻辑单元原理 | 第39-40页 |
| 3.3 10位160MS/S SAR ADC原理及建模分析 | 第40-43页 |
| 3.3.1 系统结构及工作原理 | 第41-42页 |
| 3.3.2 建模仿真及关键问题分析 | 第42-43页 |
| 3.4 本章小结 | 第43-44页 |
| 第四章 10位160MS/S SAR ADC单元电路设计 | 第44-68页 |
| 4.1 基于整数权重的非二进制电容分离DAC | 第44-58页 |
| 4.1.1 基于整数权重的非二进制DAC权重分配 | 第44-49页 |
| 4.1.2 DAC电容阵列切换控制电路 | 第49-52页 |
| 4.1.3 新型栅压自举采样保持电路设计 | 第52-58页 |
| 4.2 交替工作比较器设计 | 第58-63页 |
| 4.2.1 高速比较器电路设计 | 第58-60页 |
| 4.2.2 交替工作的比较器时钟控制电路设计 | 第60-61页 |
| 4.2.3 比较器失调电压修调电路设计 | 第61-63页 |
| 4.3 提前编码的异步SAR逻辑电路设计 | 第63-67页 |
| 4.3.1 异步SAR单元电路设计 | 第63-65页 |
| 4.3.2 提前编码电路设计 | 第65-67页 |
| 4.4 本章小结 | 第67-68页 |
| 第五章 版图设计与系统仿真 | 第68-75页 |
| 5.1 版图设计与布局 | 第68-70页 |
| 5.1.1 版图关键要点 | 第68-69页 |
| 5.1.2 系统整体版图布局 | 第69-70页 |
| 5.2 10位160MS/S SAR ADC整体仿真结果 | 第70-74页 |
| 5.3 本章小结 | 第74-75页 |
| 第六章 总结与展望 | 第75-77页 |
| 6.1 本文的主要工作和贡献 | 第75-76页 |
| 6.2 后续工作展望 | 第76-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-83页 |
| 攻读硕士学位期间取得的成果 | 第83页 |
