高速逻辑分析仪多通道同步技术研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-13页 |
| 1.1 研究背景与意义 | 第9-10页 |
| 1.2 国内外发展现状与趋势 | 第10-11页 |
| 1.3 课题主要研究内容 | 第11页 |
| 1.4 本文结构安排 | 第11-13页 |
| 第二章 高速逻辑分析仪多通道同步分析 | 第13-21页 |
| 2.1 探头电路对多通道同步的影响 | 第13-14页 |
| 2.2 数据采集电路对多通道同步影响 | 第14-19页 |
| 2.2.1 同一通道组通道同步分析 | 第16-17页 |
| 2.2.2 多通道组间通道同步分析 | 第17-19页 |
| 2.3 触发电路对多通道同步影响 | 第19-20页 |
| 2.4 本章小结 | 第20-21页 |
| 第三章 高速逻辑分析仪多通道同步方案 | 第21-40页 |
| 3.1 探头电路对多通道同步影响的消除 | 第21-22页 |
| 3.2 同一通道组同步方案 | 第22-26页 |
| 3.3 多通道组间同步方案 | 第26-37页 |
| 3.3.1 多通道采集启动同步实现 | 第26-29页 |
| 3.3.2 采样时钟同步方案 | 第29-32页 |
| 3.3.3 同步方案比较 | 第32-37页 |
| 3.4 触发同步方案 | 第37-39页 |
| 3.5 本章小结 | 第39-40页 |
| 第四章 高速逻辑分析仪样机设计 | 第40-63页 |
| 4.1 数据采集模块设计 | 第40-51页 |
| 4.1.1 采样时钟电路设计 | 第40-42页 |
| 4.1.2 数据采样电路设计 | 第42-46页 |
| 4.1.3 数据存储电路设计 | 第46-51页 |
| 4.2 触发电路设计 | 第51-62页 |
| 4.2.1 边沿触发电路设计 | 第51-53页 |
| 4.2.2 脉宽触发电路设计 | 第53-55页 |
| 4.2.3 毛刺触发电路设计 | 第55-60页 |
| 4.2.4 码型/序列触发电路设计 | 第60-62页 |
| 4.3 本章小结 | 第62-63页 |
| 第五章 高速逻辑分析仪性能测试 | 第63-71页 |
| 5.1 多通道采样同步测试 | 第63-65页 |
| 5.2 触发同步测试 | 第65-69页 |
| 5.2.1 边沿触发测试 | 第65-66页 |
| 5.2.2 码型触发测试 | 第66-67页 |
| 5.2.3 序列触发测试 | 第67-69页 |
| 5.3 其他相关性能指标测试 | 第69-70页 |
| 5.3.1 最大定时分析速率测试 | 第69-70页 |
| 5.3.2 输入通道数测试 | 第70页 |
| 5.4 本章小结 | 第70-71页 |
| 第六章 总结与展望 | 第71-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-74页 |
| 附录 | 第74-75页 |
