一种精简指令集CPU的研究与实现
| 中文摘要 | 第3-4页 |
| 英文摘要 | 第4-5页 |
| 1 绪论 | 第8-12页 |
| 1.1 研究背景及意义 | 第8-9页 |
| 1.2 国内外发展现状 | 第9-10页 |
| 1.3 课题来源与研究内容 | 第10-11页 |
| 1.4 论文组织结构及章节规划 | 第11-12页 |
| 2 总体设计方案及框架 | 第12-15页 |
| 2.1 总体结构框图 | 第12-13页 |
| 2.2 功能模块划分 | 第13-14页 |
| 2.3 工作原理 | 第14页 |
| 2.4 本章小结 | 第14-15页 |
| 3 各子模块功能及原理 | 第15-32页 |
| 3.1 AXI总线 | 第15-19页 |
| 3.1.1 读操作 | 第16-17页 |
| 3.1.2 写操作 | 第17-18页 |
| 3.1.3 其它规则 | 第18-19页 |
| 3.2 流水线 | 第19-21页 |
| 3.2.1 流水线原理 | 第19-20页 |
| 3.2.2 流水线冒险现象 | 第20-21页 |
| 3.3 缓存 | 第21-24页 |
| 3.3.1 工作原理 | 第22-23页 |
| 3.3.2 映射方式和替换方法 | 第23-24页 |
| 3.3.3 Cache一致性 | 第24页 |
| 3.4 内存管理单元 | 第24-26页 |
| 3.5 程序计数器和算术逻辑单元 | 第26-27页 |
| 3.6 分支预测单元 | 第27-29页 |
| 3.6.1 预测方法 | 第27-28页 |
| 3.6.2 饱和预测法 | 第28-29页 |
| 3.7 中断控制器 | 第29-31页 |
| 3.7.1 中断原理 | 第29-30页 |
| 3.7.2 中断映射 | 第30-31页 |
| 3.8 本章小结 | 第31-32页 |
| 4 芯片设计与实现 | 第32-53页 |
| 4.1 功能模块设计 | 第33-43页 |
| 4.2 功能性仿真 | 第43-46页 |
| 4.3 FPGA验证 | 第46-48页 |
| 4.4 综合生成网表 | 第48-50页 |
| 4.5 形式等效性检查 | 第50-51页 |
| 4.6 静态时序分析 | 第51-52页 |
| 4.7 本章小结 | 第52-53页 |
| 5 仿真与测试结果 | 第53-58页 |
| 5.1 前、后功能性仿真结果 | 第53-55页 |
| 5.2 形式等效性检查结果 | 第55页 |
| 5.3 静态时序分析结果 | 第55-56页 |
| 5.4 功耗分析结果 | 第56-57页 |
| 5.5 样片测试结果 | 第57页 |
| 5.6 本章小结 | 第57-58页 |
| 6 总结与展望 | 第58-60页 |
| 6.1 全文总结 | 第58-59页 |
| 6.2 展望 | 第59-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-63页 |
