| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 缩略词 | 第10-11页 |
| 第一章 绪论 | 第11-16页 |
| 1.1 课题的研究意义 | 第11页 |
| 1.2 课题的研究与发展状况 | 第11-13页 |
| 1.3 本文的主要研究内容和工作安排 | 第13-16页 |
| 第二章 十进制定点乘法概述 | 第16-24页 |
| 2.1 二-十进制编码方法 | 第16-20页 |
| 2.1.1 BCD编码的基本概念 | 第16-18页 |
| 2.1.2 BCD编码的自补特性 | 第18-19页 |
| 2.1.3 基于BCD-4221/5211编码的十进制倍数产生方法 | 第19-20页 |
| 2.2 常见十进制乘法器结构 | 第20-22页 |
| 2.2.1 时序型十进制乘法器 | 第20-21页 |
| 2.2.2 并行十进制乘法器 | 第21-22页 |
| 2.3 并行十进制乘法器原理 | 第22-23页 |
| 2.4 本章小结 | 第23-24页 |
| 第三章 十进制部分积产生模块的研究 | 第24-31页 |
| 3.1 编码方法比较研究 | 第24-28页 |
| 3.1.1 查找表方式 | 第24-25页 |
| 3.1.2 双BCD编码 | 第25页 |
| 3.1.3 有符号基-5 编码 | 第25-26页 |
| 3.1.4 有符号基-10编码 | 第26-28页 |
| 3.2 十进制被乘数倍数产生方法研究 | 第28-29页 |
| 3.3 编码转换电路 | 第29-30页 |
| 3.4 本章小结 | 第30-31页 |
| 第四章 十进制压缩器和压缩树的研究 | 第31-39页 |
| 4.1 二进制压缩器结构 | 第31-34页 |
| 4.1.1 二进制 3:2 压缩器 | 第31-32页 |
| 4.1.2 二进制 4:2 压缩器 | 第32-34页 |
| 4.2 十进制压缩器及压缩树结构 | 第34-38页 |
| 4.2.1 十进制 3:2 压缩器及压缩树结构 | 第34-37页 |
| 4.2.2 十进制 4:2 压缩器及压缩树结构 | 第37-38页 |
| 4.3 本章小结 | 第38-39页 |
| 第五章 十进制定点加法器的研究 | 第39-49页 |
| 5.1 二进制加法器的原理与结构 | 第39-42页 |
| 5.1.1 行波进位加法器 | 第40页 |
| 5.1.2 超前进位加法器 | 第40-41页 |
| 5.1.3 进位选择加法器 | 第41-42页 |
| 5.2 二进制加法器的并行前缀结构 | 第42-44页 |
| 5.2.1 经典并行前缀加法器结构 | 第42-43页 |
| 5.2.2 并行前缀/进位选择加法器结构 | 第43-44页 |
| 5.3 十进制加法器的原理与结构 | 第44-47页 |
| 5.3.1 推测性十进制加法 | 第44-46页 |
| 5.3.2 条件推测性十进制加法 | 第46-47页 |
| 5.4 本章小结 | 第47-49页 |
| 第六章 十进制并行乘法器的设计、验证、综合 | 第49-62页 |
| 6.1 实现方式 | 第49-50页 |
| 6.1.1 前端设计流程 | 第49页 |
| 6.1.2 综合与综合流程 | 第49-50页 |
| 6.2 16×16-digit十进制乘法器的整体设计 | 第50-60页 |
| 6.2.1 总体设计 | 第50-51页 |
| 6.2.2 部分积产生电路的优化设计 | 第51-54页 |
| 6.2.3 部分积压缩电路的优化设计 | 第54-55页 |
| 6.2.4 推测性十进制加法器的优化设计 | 第55-58页 |
| 6.2.5 条件推测性十进制加法器的优化设计 | 第58-60页 |
| 6.3 16×16-digit十进制乘法器的验证与综合结果 | 第60-61页 |
| 6.4 本章小结 | 第61-62页 |
| 第七章 总结与展望 | 第62-64页 |
| 7.1 全文总结 | 第62页 |
| 7.2 工作展望 | 第62-64页 |
| 参考文献 | 第64-68页 |
| 致谢 | 第68-69页 |
| 在学期间的研究成果及发表的学术论文 | 第69页 |
