国产飞腾处理器的视频解码技术研究
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 研究背景 | 第11页 |
| 1.2 相关研究 | 第11-14页 |
| 1.2.1 视频编解码 | 第11-12页 |
| 1.2.2 视频编解码标准 | 第12-13页 |
| 1.2.3 视频编解码的发展 | 第13页 |
| 1.2.4 GPU软件发展 | 第13-14页 |
| 1.3 研究内容 | 第14-17页 |
| 第二章 基于多核多线体系结构的软件视频解码技术 | 第17-27页 |
| 2.1 飞腾处理器多核多线体系结构 | 第17-18页 |
| 2.2 软件整体方案 | 第18-20页 |
| 2.2.1 整体逻辑架构 | 第18-19页 |
| 2.2.2 多线程原理 | 第19-20页 |
| 2.3 多线程解码的实现 | 第20-25页 |
| 2.3.1 功能并行 | 第20-22页 |
| 2.3.2 数据并行 | 第22-25页 |
| 2.4 实验结果 | 第25-27页 |
| 第三章 基于通用GPU的硬件视频解码技术 | 第27-34页 |
| 3.1 软硬件整体框架 | 第27-28页 |
| 3.2 硬件解码基本流程 | 第28-34页 |
| 第四章 视频解码的通信机制的实现 | 第34-67页 |
| 4.1 GPU显存管理 | 第34-44页 |
| 4.1.1 GEM和TTM模块关键数据结构和函数 | 第35-40页 |
| 4.1.2 视频解码内存域 | 第40-41页 |
| 4.1.3 映射对象到用户空间 | 第41-42页 |
| 4.1.4 Radeon显存初始化 | 第42-44页 |
| 4.1.5 Radeon显卡读写操作 | 第44页 |
| 4.2 命令环机制 | 第44-54页 |
| 4.2.1 命令处理器 | 第44-45页 |
| 4.2.2 命令环缓冲区 | 第45-46页 |
| 4.2.3 间接缓冲区 | 第46-47页 |
| 4.2.4 内核命令环缓冲区机制的实现 | 第47-50页 |
| 4.2.5 内核间接缓冲区机制的实现 | 第50-54页 |
| 4.3 Radeon GPU命令包 | 第54-57页 |
| 4.3.1 PM4命令包格式 | 第54-57页 |
| 4.4 Fence中断 | 第57-59页 |
| 4.4.1 软中断 | 第58-59页 |
| 4.5 飞腾平台视频解码实现技术 | 第59-67页 |
| 4.5.1 大小端 | 第60-61页 |
| 4.5.2 页长度 | 第61-67页 |
| 第五章 视频解码测试 | 第67-72页 |
| 5.1 测试环境 | 第67-69页 |
| 5.2 测试结果 | 第69-72页 |
| 结束语 | 第72-73页 |
| 致谢 | 第73-74页 |
| 参考文献 | 第74-77页 |
| 作者在学期间取得的学术成果 | 第77页 |
