极化码编解码算法研究及其硬件设计
| 摘要 | 第8-9页 |
| Abstract | 第9页 |
| 符号说明 | 第10页 |
| 变量定义 | 第10-11页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 课题研究背景及意义 | 第11-12页 |
| 1.2 极化码的研究现状 | 第12-13页 |
| 1.3 论文内容及结构安排 | 第13-15页 |
| 第二章 极化码编码及译码算法研究 | 第15-32页 |
| 2.1 几种常见的信道模型及参数 | 第15-18页 |
| 2.1.1 二进制删除信道 | 第15-16页 |
| 2.1.2 二进制输入高斯信道 | 第16-17页 |
| 2.1.3 二进制离散无记忆信道 | 第17-18页 |
| 2.2 信道极化理论简介 | 第18-24页 |
| 2.2.1 信道合并 | 第18-21页 |
| 2.2.2 信道拆分 | 第21-22页 |
| 2.2.3 信道极化现象 | 第22-24页 |
| 2.3 极化码编码 | 第24-27页 |
| 2.3.1 构造生成矩阵 | 第24-25页 |
| 2.3.2 信道挑选问题 | 第25-27页 |
| 2.4 极化码译码 | 第27-31页 |
| 2.4.1 SC译码算法 | 第27-28页 |
| 2.4.2 SCL译码算法 | 第28-29页 |
| 2.4.3 其他编码辅助的译码算法 | 第29-31页 |
| 2.5 本章小结 | 第31-32页 |
| 第三章 极化码编解码器的设计 | 第32-53页 |
| 3.1 编码器的设计 | 第32-35页 |
| 3.1.1 比特混合模块 | 第32-33页 |
| 3.1.2 生成矩阵变换模块 | 第33-34页 |
| 3.1.3 比特反序重排模块 | 第34-35页 |
| 3.2 译码算法详述 | 第35-39页 |
| 3.2.1 计算过程详述 | 第35-37页 |
| 3.2.2 对数似然比的递归计算方法 | 第37-39页 |
| 3.3 译码器的设计 | 第39-51页 |
| 3.3.1 对数似然比计算模块 | 第41-49页 |
| 3.3.2 译码模块 | 第49-51页 |
| 3.4 并行译码结构 | 第51-52页 |
| 3.5 本章小结 | 第52-53页 |
| 第四章 极化码编解码器的RTL实现与功能验证 | 第53-65页 |
| 4.1 极化码编解码器的RTL实现 | 第53-56页 |
| 4.1.1 极化码编码器的RTL实现 | 第53-54页 |
| 4.1.2 极化码译码器的RTL实现 | 第54-56页 |
| 4.2 极化码编解码器的功能验证 | 第56-64页 |
| 4.2.1 编码器的功能验证 | 第56-58页 |
| 4.2.2 译码器的功能验证 | 第58-62页 |
| 4.2.3 高斯白噪声信道下的仿真 | 第62-64页 |
| 4.3 本章小结 | 第64-65页 |
| 第五章 总结与展望 | 第65-67页 |
| 参考文献 | 第67-70页 |
| 致谢 | 第70-71页 |
| 攻读硕士期间发表的学术论文 | 第71-72页 |
| 学位论文评阅及答辩情况表 | 第72页 |
