一种基于优化S盒的AES IP核设计与实现
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-9页 |
| 第一章 绪论 | 第9-15页 |
| ·选题的背景与意义 | 第9-10页 |
| ·相关技术的发展历史与研究现状 | 第10-12页 |
| ·DES算法的发展 | 第10-11页 |
| ·AES算法的发展 | 第11页 |
| ·AES算法的研究现状 | 第11-12页 |
| ·论文的主要工作和内容安排 | 第12-15页 |
| 第二章 AES算法原理 | 第15-29页 |
| ·相关数学基础 | 第15-17页 |
| ·有限域的定义 | 第15-16页 |
| ·有限域GF(2~n)的多项式基表示 | 第16页 |
| ·AES算法中字节与字的运算 | 第16-17页 |
| ·AES算法原理 | 第17-20页 |
| ·加密过程 | 第20-24页 |
| ·字节替换 | 第20-22页 |
| ·行移位 | 第22页 |
| ·列混合 | 第22-23页 |
| ·轮密钥加 | 第23-24页 |
| ·解密过程 | 第24-27页 |
| ·逆行移位 | 第24-25页 |
| ·逆字节替换 | 第25-26页 |
| ·逆列混合 | 第26-27页 |
| ·密钥扩展算法 | 第27-28页 |
| ·本章小结 | 第28-29页 |
| 第三章 AES算法硬件实现的总体设计 | 第29-41页 |
| ·AES算法的工作模式 | 第29-34页 |
| ·S盒设计 | 第34-37页 |
| ·有限域降阶的数学推导 | 第35-36页 |
| ·域GF(2~4)上的求逆运算 | 第36-37页 |
| ·AES加解密系统框架结构 | 第37-38页 |
| ·外部流水线 | 第37-38页 |
| ·内部流水线 | 第38页 |
| ·AES加解密系统芯片选型 | 第38-39页 |
| ·本章小结 | 第39-41页 |
| 第四章 系统的FPGA实现及验证 | 第41-53页 |
| ·各功能模块的详细设计及验证 | 第41-47页 |
| ·S盒和逆S盒 | 第41-42页 |
| ·字节代替和逆字节代替 | 第42-43页 |
| ·行移位和逆行移位 | 第43-44页 |
| ·列混合和逆列混合 | 第44-45页 |
| ·密钥扩展 | 第45-47页 |
| ·加解密模块的详细设计 | 第47-48页 |
| ·加密算法的FPGA实现 | 第47页 |
| ·解密算法的FPGA实现 | 第47-48页 |
| ·功能仿真 | 第48-49页 |
| ·加密模块 | 第48-49页 |
| ·解密模块 | 第49页 |
| ·性能分析 | 第49-51页 |
| ·时钟频率 | 第49页 |
| ·资源占用 | 第49-50页 |
| ·功耗分析 | 第50-51页 |
| ·性能对比 | 第51页 |
| ·本章小结 | 第51-53页 |
| 第五章 总结与展望 | 第53-54页 |
| 参考文献 | 第54-57页 |
| 致谢 | 第57-59页 |
| 附录：攻读学位期间的成果 | 第59页 |
