基于FPGA的双精度浮点矩阵运算单元设计
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第一章 绪论 | 第8-20页 |
| ·背景及课题来源 | 第8-9页 |
| ·国内外研究现状及水平 | 第9-18页 |
| ·航天飞行器导航制导算法的概况 | 第10-13页 |
| ·导航制导算法的实现 | 第13-16页 |
| ·国内外IP核发展现状 | 第16-18页 |
| ·研究目的和意义 | 第18页 |
| ·论文安排 | 第18-19页 |
| ·本章小结 | 第19-20页 |
| 第二章 开发环境和验证平台 | 第20-34页 |
| ·FPGA简介 | 第20-25页 |
| ·FPGA的发展 | 第20-21页 |
| ·FPGA基本原理与结构 | 第21-23页 |
| ·FPGA基本特点 | 第23页 |
| ·FPGA设计流程 | 第23-25页 |
| ·Verilog HDL的发展过程与编程特点 | 第25-26页 |
| ·IP复用技术 | 第26-27页 |
| ·开发软件及仿真测试平台 | 第27-30页 |
| ·ISE开发软件 | 第27-29页 |
| ·ModelSim仿真软件 | 第29-30页 |
| ·硬件验证平台 | 第30-33页 |
| ·DSP验证平台 | 第30-31页 |
| ·FPGA验证平台 | 第31-33页 |
| ·本章小结 | 第33-34页 |
| 第三章 浮点矩阵运算IP设计 | 第34-56页 |
| ·浮点矩阵运算IP核开发的基本原则 | 第34-35页 |
| ·自顶向下层次化设计 | 第34-35页 |
| ·同步设计 | 第35页 |
| ·预留冗余 | 第35页 |
| ·IEEE 754标准 | 第35-36页 |
| ·浮点基本运算模块设计 | 第36-45页 |
| ·浮点加减法器设计 | 第36-37页 |
| ·浮点乘法器设计 | 第37页 |
| ·浮点除法器设计 | 第37-42页 |
| ·浮点开方电路设计 | 第42-45页 |
| ·浮点矩阵运算单元设计 | 第45-49页 |
| ·浮点矩阵加减法电路设计 | 第45页 |
| ·浮点矩阵乘法电路设计 | 第45-47页 |
| ·矩阵求逆电路设计 | 第47-49页 |
| ·矩阵运算单元接口设计 | 第49-52页 |
| ·IFB_A接口信号定义 | 第50-51页 |
| ·IFB_B接口信号定义 | 第51-52页 |
| ·矩阵运算单元硬件体系架构设计 | 第52-55页 |
| ·本章小结 | 第55-56页 |
| 第四章 仿真、实验与性能分析 | 第56-61页 |
| ·仿真验证 | 第56-57页 |
| ·仿真结果对比 | 第57-60页 |
| ·本章小结 | 第60-61页 |
| 第五章 结论与展望 | 第61-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-65页 |
