| 摘要 | 第1-7页 |
| Abstract | 第7-10页 |
| 第1章 绪论 | 第10-15页 |
| ·课题背景 | 第10页 |
| ·国内外发展概况及趋势 | 第10-13页 |
| ·本文研究的主要内容 | 第13页 |
| ·论文结构 | 第13-15页 |
| 第2章 宽带综合数据光同步网简介 | 第15-22页 |
| ·宽带综合数据光同步网原理 | 第15-17页 |
| ·宽带综合数据光同步网的网络结构 | 第17页 |
| ·宽带综合数据光同步网的特点 | 第17-18页 |
| ·宽带综合数据光同步网的帧结构 | 第18-22页 |
| ·上行帧结构 | 第18-20页 |
| ·下行帧结构 | 第20-22页 |
| 第3章 高速串行传输技术简介 | 第22-36页 |
| ·从并行到串行的转变 | 第22-24页 |
| ·并行通信与串行通信 | 第22-23页 |
| ·并行接口的瓶颈 | 第23-24页 |
| ·高速串行通信技术 | 第24-36页 |
| ·差分信号技术 | 第25-27页 |
| ·自同步时序模型 | 第27-30页 |
| ·8B/10B 编码技术 | 第30-33页 |
| ·预加重和均衡 | 第33-36页 |
| 第4章 FPGA 的高速串行接口（SERDES）结构 | 第36-54页 |
| ·FPGA 简介 | 第36-40页 |
| ·FPGA 技术简介 | 第36-37页 |
| ·FPGA 的基本结构 | 第37-38页 |
| ·FPGA 的设计流程 | 第38-40页 |
| ·硬件描述语言 | 第40页 |
| ·Cyclone 系列 FPGA 简介 | 第40-41页 |
| ·Cyclone IV FPGA 中的 SERDES 模块 | 第41-54页 |
| ·SERDES 的发送器结构 | 第42-46页 |
| ·SERDES 的接收器结构 | 第46-54页 |
| 第5章 基于 SERDES 的宽带综合数据光同步网下行数据传输设计 | 第54-77页 |
| ·网络集中器至节点的下行数据传输方案 | 第54-55页 |
| ·下行接口的 SERDES 实现与仿真 | 第55-72页 |
| ·SERDES 的配置 | 第56-61页 |
| ·数据模块设计 | 第61-64页 |
| ·复位模块设计 | 第64-68页 |
| ·动态重配模块设计 | 第68页 |
| ·总体模块设计 | 第68-72页 |
| ·内容可寻址存储器（CAM）的设计 | 第72-77页 |
| ·内容可寻址存储器简介 | 第72-73页 |
| ·利用锁存器实现 CAM 的方法 | 第73-74页 |
| ·基于锁存器 CAM 的数据类型查询 | 第74-77页 |
| 第6章 硬件电路实现 | 第77-83页 |
| ·FPGA 配置与下载 | 第77-78页 |
| ·时钟电路 | 第78-79页 |
| ·发送电路与接收电路配置 | 第79-80页 |
| ·整体电路及信号测试 | 第80-83页 |
| 结论 | 第83-84页 |
| 参考文献 | 第84-87页 |
| 攻读硕士学位期间发表的论文及获得的科研成果 | 第87-88页 |
| 致谢 | 第88-89页 |
