| 摘要 | 第1-6页 |
| Abstract | 第6-13页 |
| 引言 | 第13-15页 |
| 1 绪论 | 第15-19页 |
| ·课题背景及研究意义 | 第15-16页 |
| ·国内外电子式互感器发展历史与研究现状 | 第16页 |
| ·本课题主要研究内容及创新点 | 第16-19页 |
| 2 电子式互感器系统概述 | 第19-27页 |
| ·IEC60044标准对电子式互感器的定义 | 第19-23页 |
| ·电子式互感器结构 | 第19-20页 |
| ·对数字量输出额定值的定义 | 第20页 |
| ·对模拟量输出额定值的定义 | 第20-21页 |
| ·数字接口的定义 | 第21-23页 |
| ·电子式互感器工作原理 | 第23-25页 |
| ·电流互感器工作原理 | 第23-24页 |
| ·电压互感器工作原理 | 第24-25页 |
| ·电子式互感器系统介绍 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 3 高压侧采集器的硬件设计 | 第27-47页 |
| ·高压侧采集器参数要求 | 第27-28页 |
| ·采集器硬件结构及芯片选择 | 第28-32页 |
| ·采集器硬件结构分析 | 第28-29页 |
| ·主要芯片的选择 | 第29-32页 |
| ·采集器的端子定义 | 第32页 |
| ·采集器主要模块设计 | 第32-45页 |
| ·电源模块 | 第32-34页 |
| ·信号调理模块 | 第34-38页 |
| ·A/D转换模块 | 第38-40页 |
| ·主控芯片模块 | 第40-44页 |
| ·光纤收发模块 | 第44-45页 |
| ·本章小结 | 第45-47页 |
| 4 高压侧采集器基于FPGA的模块设计 | 第47-65页 |
| ·系统模块设计的整体方案 | 第47页 |
| ·FPGA开发技术简介 | 第47-49页 |
| ·FPGA开发流程介绍 | 第48-49页 |
| ·Verilog HDL语言介绍 | 第49页 |
| ·系统时钟模块设计 | 第49-54页 |
| ·使用PLL模块进行倍频 | 第49-52页 |
| ·使用Verilog HDL语言描述 | 第52-54页 |
| ·A/D采样控制模块的设计 | 第54-56页 |
| ·FIFO模块的设计 | 第56-58页 |
| ·FT3模块的设计 | 第58-61页 |
| ·FT3简介 | 第58-60页 |
| ·基于FT3帧格式的数据存储 | 第60-61页 |
| ·CRC校验模块的设计 | 第61-62页 |
| ·曼彻斯特编码及发送模块的设计 | 第62-63页 |
| ·本章小结 | 第63-65页 |
| 5 合并单元的研究与设计 | 第65-75页 |
| ·合并单元功能及参数指标 | 第65-66页 |
| ·合并单元硬件总体结构 | 第66-67页 |
| ·合并单元CPU板硬件设计 | 第67-74页 |
| ·CPU板硬件结构 | 第68页 |
| ·CPU及FPGA电路设计 | 第68-70页 |
| ·以太网电路 | 第70-73页 |
| ·RS232与RS485接口 | 第73-74页 |
| ·本章小结 | 第74-75页 |
| 6 合并单元FIR数字滤波器的实现 | 第75-83页 |
| ·基于FPGA技术数字滤波器概述 | 第75-76页 |
| ·FIR数字滤波器设计原理 | 第76-77页 |
| ·在DSP Builder中搭建模块实现FIR | 第77-79页 |
| ·基于工具的滤波器系数计算 | 第77-79页 |
| ·滤波器方案的选择 | 第79页 |
| ·FIR IP Core设计滤波器 | 第79-80页 |
| ·Simulink仿真数字滤波器效果 | 第80-82页 |
| ·本章小结 | 第82-83页 |
| 7 实验平台及实验结果分析 | 第83-89页 |
| ·实验平台介绍 | 第83页 |
| ·Rogowski通道1/10额定模拟量输出实验简单介绍 | 第83-87页 |
| ·实验数据及结果分析 | 第87-88页 |
| ·本章小结 | 第88-89页 |
| 结论 | 第89-91页 |
| 参考文献 | 第91-94页 |
| 致谢 | 第94-95页 |
| 作者简介及读研期间主要科研成果 | 第95页 |