| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 图目录 | 第9-11页 |
| 表目录 | 第11-12页 |
| 缩略字表 | 第12-14页 |
| 第一章 引言EQUATION | 第14-20页 |
| ·数字通信系统 | 第14-15页 |
| ·纠错码 | 第15-16页 |
| ·线性分组码以及LDPC 码 | 第16-18页 |
| ·选题意义以及论文研究内容 | 第18-20页 |
| 第二章 LDPC 码EQUATION | 第20-27页 |
| ·LDPC 码简介 | 第20页 |
| ·TANNER 图的表示 | 第20-22页 |
| ·LDPC 码的构造 | 第22页 |
| ·LDPC 码的编码算法 | 第22-23页 |
| ·LDPC 码的译码算法 | 第23-27页 |
| 第三章 LDPC 译码器硬件结构分析 | 第27-39页 |
| ·译码器的结构 | 第27-32页 |
| ·校验矩阵的变换 | 第32-34页 |
| ·“基于指针”的求最小值次小值方法 | 第34-39页 |
| 第四章 B3G 项目中LDPC 译码器的设计 | 第39-50页 |
| ·B3G 项目简介 | 第39-42页 |
| ·B3G 项目中LDPC 译码器的参数设计 | 第42-44页 |
| ·B3G 中LDPC 译码器的校验矩阵 | 第44页 |
| ·LDPC 译码器的结构设计 | 第44-50页 |
| 第五章 LDPC 译码器的FPGA 实现与测试EQUATION | 第50-65页 |
| ·VIRTEX-ⅡPRO 芯片简介 | 第50-52页 |
| ·开发平台ISE 以及仿真验证工具简介 | 第52-54页 |
| ·硬件描述语言VERILOG 简介 | 第54页 |
| ·B3G 项目中LDPC 译码器的FPGA 实现 | 第54-59页 |
| ·B3G 项目中LDPC 译码器的验证 | 第59-65页 |
| 第六章 结论 | 第65-67页 |
| ·全文总结 | 第65页 |
| ·下一步的工作以及未来的研究方向 | 第65-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-70页 |
| 个人简历 | 第70-71页 |
| 攻读硕士期间取得的研究成果 | 第71页 |