RS码编译码算法研究及其硬件实现
| 第一章 引言 | 第1-16页 |
| 1．1 背景 | 第7-14页 |
| 1．1．1二 次雷达系统 | 第7-8页 |
| 1．1．2 数字通信系统 | 第8-10页 |
| 1．1．3 纠错码技术 | 第10-13页 |
| 1．1．4 可编程ASIC技术 | 第13-14页 |
| 1．2 论文工作 | 第14页 |
| 1．3 论文结构 | 第14-15页 |
| 1．4 本章小结 | 第15-16页 |
| 第二章 编码理论 | 第16-30页 |
| 2．1 信道编码定理 | 第16-17页 |
| 2．2 有限域 | 第17-18页 |
| 2．3 线性分组码 | 第18-22页 |
| 2．4 循环码 | 第22-24页 |
| 2．5 BCH码 | 第24-26页 |
| 2．6 RS码 | 第26-27页 |
| 2．7 交织码 | 第27-28页 |
| 2．8 级联码 | 第28-29页 |
| 2．9 本章小结 | 第29-30页 |
| 第三章 纠错码方案设计 | 第30-51页 |
| 3．1 方案设计 | 第30-32页 |
| 3．2 RS编译码算法 | 第32-43页 |
| 3．2．1 RS编码算法 | 第32-34页 |
| 3．2．2 RS译码算法 | 第34-41页 |
| 3．2．3 参数可配置性设计 | 第41-42页 |
| 3．2．4 运算量分析 | 第42-43页 |
| 3．3 性能仿真 | 第43-50页 |
| 3．3．1 仿真模型 | 第43-48页 |
| 3．3．2 仿真结论 | 第48-50页 |
| 3．4 本章小结 | 第50-51页 |
| 第四章 RS编译码器硬件设计与实现 | 第51-78页 |
| 4．1 编译码器硬件方案 | 第51-52页 |
| 4．2 RS编译码器的设计 | 第52-63页 |
| 4．2．1 编码器部分 | 第52-53页 |
| 4．2．2 译码器部分 | 第53-57页 |
| 4．2．3 基本运算电路 | 第57-62页 |
| 4．2．4 快速结构设计 | 第62-63页 |
| 4．3 选用器件说明 | 第63-72页 |
| 4．3．1 FPGA器件 | 第63-68页 |
| 4．3．2 DSP芯片 | 第68-70页 |
| 4．3．3 TPS73HD3xx | 第70-71页 |
| 4．3．4 MAX232E | 第71-72页 |
| 4．4 调试分析与结论 | 第72-77页 |
| 4．5 本章小结 | 第77-78页 |
| 第五章 结束语 | 第78-79页 |
| 参考文献 | 第79-83页 |
| 致谢 | 第83-84页 |
| 附录 | 第84-86页 |
| 个人简历 | 第86页 |
