| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 绪论 | 第9-12页 |
| ·数字存储示波器概述 | 第9-10页 |
| ·国内外数字存储示波器发展状况 | 第10-11页 |
| ·本论文的研究内容及要求 | 第11-12页 |
| 第二章 数据采集系统总体方案设计 | 第12-23页 |
| ·目标系统主要技术指标分析 | 第12-20页 |
| ·实时采样率和并行采样技术 | 第12-13页 |
| ·数字实时带宽 | 第13-14页 |
| ·模拟带宽和等效采样技术 | 第14-16页 |
| ·顺序采样技术 | 第14-15页 |
| ·随机采样技术 | 第15-16页 |
| ·垂直分辨率 | 第16-17页 |
| ·存储深度 | 第17-18页 |
| ·触发 | 第18-20页 |
| ·触发方式 | 第18-19页 |
| ·触发类型 | 第19页 |
| ·触发释抑 | 第19-20页 |
| ·关键技术难点与解决途径 | 第20-21页 |
| ·目标系统设计方案总体结构 | 第21-23页 |
| 第三章 数据采集与控制电路具体设计 | 第23-59页 |
| ·可编程逻辑器件 | 第23-26页 |
| ·可编程逻辑器件设计流程 | 第24页 |
| ·StratixⅡ系列器件介绍 | 第24-26页 |
| ·数据采集接口模块设计 | 第26-35页 |
| ·AT84AD001 的主要特点及其工作模式的设置 | 第26-27页 |
| ·高速差分数据接收通道设计 | 第27-28页 |
| ·数据恢复电路设计 | 第28-30页 |
| ·存储接口电路设计 | 第30-35页 |
| ·SRAM 芯片选型 | 第30-32页 |
| ·存储接口电路具体设计说明 | 第32-35页 |
| ·采集控制模块设计 | 第35-37页 |
| ·时基电路模块设计 | 第37-40页 |
| ·时基档位设置 | 第37-39页 |
| ·时基分频电路设计 | 第39-40页 |
| ·触发控制模块设计 | 第40-45页 |
| ·触发电路总体设计 | 第41-42页 |
| ·脉宽触发电路设计 | 第42-44页 |
| ·触发释抑电路设计 | 第44-45页 |
| ·计算系统接口模块设计 | 第45-50页 |
| ·I/O 端口译码电路 | 第46-47页 |
| ·PPI 方式传输数据硬件接口设计 | 第47-50页 |
| ·BF561 并行外部接口(PPI)介绍 | 第47-48页 |
| ·PPI 方式传输数据硬件接口具体电路设计说明 | 第48-50页 |
| ·内插数据的采集控制及存储电路设计 | 第50-54页 |
| ·ADS7886 采集控制电路设计 | 第52-53页 |
| ·内插数据存储电路设计 | 第53-54页 |
| ·峰值检测 | 第54-59页 |
| ·数字存储示波器数据捕获模式 | 第55页 |
| ·峰值检测电路具体设计 | 第55-59页 |
| 第四章 运用ALTERA 器件高级特性进行系统性能优化 | 第59-71页 |
| ·逻辑锁定设计方法 | 第59-60页 |
| ·逻辑锁定设计方法应用背景 | 第59-60页 |
| ·逻辑锁定设计方法的目标 | 第60页 |
| ·增量编译 | 第60-64页 |
| ·增量编译的优点 | 第60-61页 |
| ·传统的扁平设计流程和增量设计流程的比较 | 第61-64页 |
| ·逻辑锁定和增量编译在目标系统设计中的应用 | 第64-66页 |
| ·时序约束和时序分析 | 第66-71页 |
| ·时序调整之前存储电路性能 | 第66-68页 |
| ·时序调整以后存储电路性能 | 第68-69页 |
| ·解决方法设想 | 第69-71页 |
| 第五章 系统调试 | 第71-78页 |
| ·硬件调试 | 第71-72页 |
| ·数据采集与控制电路调试 | 第72-78页 |
| 第六章 结论和展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 攻读硕士期间的研究成果 | 第82-83页 |