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有限域运算的硬件实现方法研究

摘要第3-4页
ABSTRACT第4-5页
1 绪论第8-13页
    1.1 课题选题的研究背景及意义第8-10页
    1.2 椭圆曲线密码学的国内外研究现状第10-12页
    1.3 本文主要内容以及章节安排第12-13页
2 椭圆曲线密码体制的理论基础第13-28页
    2.1 椭圆曲线密码算法的数学理论基础第13-18页
        2.1.1 群、环、域的基本概念第13-16页
        2.1.2 有限域的基本概念第16-18页
    2.2 椭圆曲线简述以及椭圆曲线点的运算第18-21页
        2.2.1 椭圆曲线概述第18-19页
        2.2.2 椭圆曲线点的运算第19-21页
    2.3 椭圆曲线离散对数问题第21-22页
    2.4 协议层的应用第22-27页
        2.4.1 椭圆曲线数字数据加密第22-24页
        2.4.2 椭圆曲线数字签名第24-25页
        2.4.3 椭圆曲线密钥交换第25-27页
    2.5 本章小结第27-28页
3 有限域算术运算研究第28-38页
    3.1 有限域加减法运算研究第28-31页
        3.1.1 素数域加减法运算第28-30页
        3.1.2 二进制域加减法运算第30页
        3.1.3 有限域加减法对比第30-31页
    3.2 有限域乘法运算研究第31-37页
        3.2.1 素数域乘法运算第31-37页
            3.2.1.1 经典模乘算法第31-34页
            3.2.1.2 素数域模乘算法优化第34-37页
    3.3 本章小结第37-38页
4 加减运算器体系结构设计及功能仿真第38-63页
    4.1 FPGA开发流程第38-39页
    4.2 系统体系结构设计第39-53页
        4.2.1 素数域模加减运算器电路设计第39-43页
        4.2.2 模加减运算器状态机设计第43-50页
            4.2.2.1 运算状态机第43-46页
            4.2.2.2 载入状态机第46-49页
            4.2.2.3 输出状态机第49-50页
        4.2.3 BCLA设计第50-53页
    4.3 Verilog RTL模型设计第53-56页
        4.3.1 移位寄存器模块第54页
        4.3.2 循环移位寄存器模块第54页
        4.3.3 数据选择器模块第54-55页
        4.3.4 加减法运算器模块第55页
        4.3.5 D触发器模块第55-56页
    4.4 功能仿真第56-62页
        4.4.1 功能仿真结果第56-62页
            4.4.1.1 素数域上模加减仿真结果第56-58页
            4.4.1.2 模加仿真波形图第58-61页
            4.4.1.3 模减仿真波形图第61-62页
    4.5 本章小结第62-63页
5.后端设计与性能规模评估第63-74页
    5.1 综合优化第63-66页
        5.1.1 可参数化宏模块的使用第63-64页
            5.1.1.1 加减运算器的使用第63-64页
            5.1.1.2 数据选通器的使用第64页
        5.1.2 Analysis & Synthesis IP Core Summary第64-65页
        5.1.3 综合后的RTL浏览图第65-66页
    5.2 布局布线第66页
    5.3 静态时序分析(STA)第66-69页
        5.3.1 时序分析相关概念第66-67页
        5.3.2 时序约束第67-69页
    5.4 时序仿真第69-70页
        5.4.1 结合Modelsim-Altera的时序仿真第70页
    5.5 性能规模评估第70-72页
        5.5.1 规模评估第71页
        5.5.2 功耗分析第71-72页
    5.6 多种加法器实验结果第72-73页
    5.7 本章总结第73-74页
6.FPGA实现与测试第74-78页
    6.1 FPGA实现第74-75页
    6.2 FPGA测试第75-77页
    6.3 本章小结第77-78页
结论第78-80页
参考文献第80-84页
致谢第84-85页
攻读学位期间发表的学术论文目录第85-86页

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