| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第13-17页 |
| 1.1 研究背景 | 第13-14页 |
| 1.2 AMBA总线技术发展 | 第14-15页 |
| 1.3 课题内容及意义 | 第15-16页 |
| 1.4 论文的组织结构 | 第16-17页 |
| 第二章C-RAN架构与AXI总线协议概述 | 第17-27页 |
| 2.1 C-RAN架构概述 | 第17-19页 |
| 2.2 AXI总线概述 | 第19-26页 |
| 2.2.1 AXI4总线协议介绍 | 第20-21页 |
| 2.2.2 总线结构 | 第21-22页 |
| 2.2.3 通道握手 | 第22-24页 |
| 2.2.4 AXI总线的读、写时序 | 第24-26页 |
| 2.3 本章小结 | 第26-27页 |
| 第三章C-RAN数字前端整体框架以及总线架构设计 | 第27-35页 |
| 3.1 系统整体框架 | 第27-29页 |
| 3.2 数字前端和通信加速器数据流向 | 第29-31页 |
| 3.3 数字前端模块带宽需求分析 | 第31-33页 |
| 3.4 AXI4总线架构 | 第33-34页 |
| 3.5 本章小结 | 第34-35页 |
| 第四章 AXI主从接口电路设计 | 第35-58页 |
| 4.1 AXI Master Port设计 | 第35-46页 |
| 4.1.1 Master Port接口定义 | 第37-39页 |
| 4.1.2 AXI Master Port写事务设计 | 第39-42页 |
| 4.1.3 AXI Master Port读事务设计 | 第42-45页 |
| 4.1.4 Master Port读写信号时序 | 第45-46页 |
| 4.2 AXI Slave Port设计 | 第46-57页 |
| 4.2.1 Slave Port接口定义 | 第49-50页 |
| 4.2.2 AXI4 Slave Port写事务设计 | 第50-54页 |
| 4.2.3 AXI4 Slave读事务设计 | 第54-56页 |
| 4.2.4 Slave Port读写时序 | 第56-57页 |
| 4.3 本章小结 | 第57-58页 |
| 第五章 仿真及FPGA板级测试 | 第58-68页 |
| 5.1 仿真平台及Qsys介绍 | 第58-60页 |
| 5.2 验证方案 | 第60-61页 |
| 5.3 功能仿真 | 第61-64页 |
| 5.4 静态时序分析 | 第64-65页 |
| 5.5 板级测试 | 第65-67页 |
| 5.6 本章小结 | 第67-68页 |
| 第六章 总结与展望 | 第68-70页 |
| 6.1 工作总结 | 第68-69页 |
| 6.2 展望 | 第69-70页 |
| 致谢 | 第70-71页 |
| 参考文献 | 第71-73页 |
| 攻读硕士期间取得的与学位论文相关的研究成果 | 第73-74页 |
