致谢 | 第5-6页 |
摘要 | 第6-8页 |
Abstract | 第8-9页 |
1. 绪论 | 第17-33页 |
1.1. 课题背景及研究意义 | 第18-19页 |
1.2. 高速串行链路概述 | 第19-23页 |
1.2.1. 高速串行链路的应用场景 | 第20-22页 |
1.2.2. 高速串行收发器的设计挑战 | 第22-23页 |
1.3. 高速串行链路研究现状 | 第23-27页 |
1.3.1. 国外相关研究 | 第23-25页 |
1.3.2. 国内相关研究 | 第25-27页 |
1.4. 本文解决的关键技术问题 | 第27-30页 |
1.5. 本文主要工作与内容安排 | 第30-33页 |
2. 高速串行链路背板收发器设计方法 | 第33-66页 |
2.1. 高速串行链路背板通道特性分析 | 第33-34页 |
2.2. 高速串行收发器总体结构 | 第34-35页 |
2.3. 均衡器电路设计 | 第35-52页 |
2.3.1. 前向均衡器 | 第36-39页 |
2.3.2. 连续时间线性均衡器 | 第39-43页 |
2.3.3. 判决反馈均衡器 | 第43-52页 |
2.4. 背板收发器中的指标分配 | 第52-56页 |
2.5. 并串/串并转换电路 | 第56-58页 |
2.6. 实验分析 | 第58-63页 |
2.6.1. 实验环境 | 第58页 |
2.6.2. FFE电路性能比较 | 第58-59页 |
2.6.3. CTLE频率响应分析 | 第59-60页 |
2.6.4. DFE系数自适应校准电路分析 | 第60-61页 |
2.6.5. 收发器误码率分析 | 第61-62页 |
2.6.6. 功耗分析 | 第62-63页 |
2.7. 相关工作 | 第63-64页 |
2.8. 本章小结 | 第64-66页 |
3. 应用于高速串行链路的幅度调制技术 | 第66-98页 |
3.1. 线性度 | 第66-71页 |
3.1.1. 多电平信号线性度问题的成因分析 | 第66-69页 |
3.1.2. 改进线性度的多电平符号产生器 | 第69-71页 |
3.2. 发送端均衡 | 第71-77页 |
3.2.1. PAM-4符号相关性抖动的成因分析 | 第72-73页 |
3.2.2. PAM-4转换时间前向均衡器电路设计 | 第73-77页 |
3.3. 接收端均衡 | 第77-85页 |
3.3.1. PAM-4接收端指标分配 | 第77-78页 |
3.3.2. PAM-4 DFE的设计挑战与难点 | 第78-79页 |
3.3.3. 高速模数转换器ADC设计 | 第79-82页 |
3.3.4. 基于数字信号处理的DFE设计 | 第82-85页 |
3.4. 实验分析 | 第85-94页 |
3.4.1. 测试向量和性能评价标准 | 第85-86页 |
3.4.2. 线性度结果分析 | 第86-87页 |
3.4.3. 发送端均衡结果分析 | 第87-90页 |
3.4.4. 接收端均衡结果分析 | 第90-94页 |
3.5. 相关工作 | 第94-96页 |
3.6. 本章小结 | 第96-98页 |
4. 应用于高速串行链路的相位调制技术 | 第98-122页 |
4.1. 四相移正弦曲线符号 | 第99-104页 |
4.1.1. 信噪比分析 | 第99-101页 |
4.1.2. 功率谱分析 | 第101-104页 |
4.1.3. 性能比较 | 第104页 |
4.2. 基于四相移正弦曲线符号的收发器电路设计 | 第104-113页 |
4.2.1. 去周期化电路 | 第106-107页 |
4.2.2. 编码器电路 | 第107-108页 |
4.2.3. 四相移正弦曲线符号的均衡电路 | 第108-109页 |
4.2.4. 四相移正弦曲线符号的时钟恢复电路 | 第109-111页 |
4.2.5. 解码器电路 | 第111-113页 |
4.3. 实验结果 | 第113-120页 |
4.3.1. 信道特性分析 | 第113-114页 |
4.3.2. 信噪比余量比较 | 第114-116页 |
4.3.3. 电路子模块仿真 | 第116-118页 |
4.3.4. 收发器整体仿真结果 | 第118-119页 |
4.3.5. 功耗分析 | 第119-120页 |
4.4. 相关工作 | 第120页 |
4.5. 本章小结 | 第120-122页 |
总结与展望 | 第122-124页 |
参考文献 | 第124-134页 |
作者攻读博士学位期间发表的论文 | 第134-135页 |
作者攻读博士学位期间参与的科研工作 | 第135-136页 |
附录(缩略表) | 第136页 |