| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 课题的研究背景及意义 | 第10页 |
| 1.2 论文的国内外研究现状 | 第10-12页 |
| 1.2.1 LDPC码的发展和现状 | 第10-12页 |
| 1.2.2 LDPC码译码器FPGA实现的研究 | 第12页 |
| 1.2.3 LDPC码的应用 | 第12页 |
| 1.3. 论文研究的主要内容 | 第12-14页 |
| 第2章 LDPC编译码原理及算法 | 第14-30页 |
| 2.1 线性分组码 | 第14-15页 |
| 2.1.1 校验矩阵 | 第14-15页 |
| 2.1.2 生成矩阵 | 第15页 |
| 2.2. LDPC码简介 | 第15-17页 |
| 2.2.1. LDPC码的定义 | 第15页 |
| 2.2.2. LDPC码的表示 | 第15-17页 |
| 2.3 规则和非规则LDPC码 | 第17-18页 |
| 2.4 LDPC码的构造 | 第18页 |
| 2.5 LDPC码的编码算法 | 第18-20页 |
| 2.5.1 直接编码法 | 第18-19页 |
| 2.5.2 基于高斯消去的编码法 | 第19-20页 |
| 2.6 二进制LDPC译码算法 | 第20-26页 |
| 2.6.1 LLR BP算法 | 第22-24页 |
| 2.6.2 最小和算法 | 第24-26页 |
| 2.7 非二进制LDPC译码算法 | 第26-29页 |
| 2.7.1 BP译码算法 | 第26-27页 |
| 2.7.2 FFT-BP算法 | 第27-28页 |
| 2.7.3 最小和MS译码算法 | 第28-29页 |
| 2.7.4 扩展最小和(EMS)算法 | 第29页 |
| 2.8 本章小结 | 第29-30页 |
| 第3章 LDPC编码器的FPGA设计 | 第30-35页 |
| 3.1 二进制LDPC码的编码器的设计 | 第30-33页 |
| 3.1.1 编码器的缓冲存储模块 | 第31-32页 |
| 3.1.2 编码模块 | 第32-33页 |
| 3.2 非二进制LDPC码的编码器的设计 | 第33页 |
| 3.3 LDPC码编码器的功能验证及综合结果 | 第33-34页 |
| 3.4 本章小结 | 第34-35页 |
| 第4章 二进制LDPC译码器的FPGA设计 | 第35-46页 |
| 4.1 二进制LDPC译码器的基本结构和设计说明 | 第37-42页 |
| 4.1.1 排序器功能单元 | 第38页 |
| 4.1.2 校验节点功能单元 | 第38-39页 |
| 4.1.3 变量节点功能单元 | 第39页 |
| 4.1.4 硬判模块 | 第39-40页 |
| 4.1.5 逻辑控制模块 | 第40-42页 |
| 4.2 二进制LDPC码译码器性能仿真 | 第42-43页 |
| 4.3 二进制LDPC译码器的功能验证及综合结果 | 第43-45页 |
| 4.4 本章小结 | 第45-46页 |
| 第5章 非二进制LDPC译码器的FPGA设计 | 第46-60页 |
| 5.1 非二进制LDPC译码器的基本结构和设计说明 | 第46-56页 |
| 5.1.1 预译码(包括信道信息初始化以及排序) | 第46-47页 |
| 5.1.2 EMS译码 | 第47-56页 |
| 5.2 非二进制LDPC码译码器性能仿真 | 第56页 |
| 5.3 非二进制LDPC码译码器的功能验证及综合结果 | 第56-59页 |
| 5.4 本章小结 | 第59-60页 |
| 结论与展望 | 第60-62页 |
| 致谢 | 第62-63页 |
| 参考文献 | 第63-67页 |
| 攻读硕士学位期间发表的论文 | 第67页 |