| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第1章 绪论 | 第9-15页 |
| ·研究背景 | 第9-13页 |
| ·课题来源 | 第9页 |
| ·数字电视 FEC 技术研究现状 | 第9-12页 |
| ·DVB-T2 译码芯片研究现状 | 第12-13页 |
| ·研究目的及意义 | 第13页 |
| ·研究内容及组织结构 | 第13-15页 |
| 第2章 FEC 需求分析及方案设计 | 第15-27页 |
| ·接收机模型及设计需求分析 | 第15-16页 |
| ·FEC 数据处理对象分析 | 第16-20页 |
| ·DVB-T2 帧结构 | 第16-17页 |
| ·FEC 级联式结构分析 | 第17-20页 |
| ·FEC 处理器设计方案 | 第20-25页 |
| ·FEC 处理器框架设计 | 第20-22页 |
| ·处理器时序设计 | 第22-24页 |
| ·流水线结构设计 | 第24-25页 |
| ·本章小结 | 第25-27页 |
| 第3章 FEC 处理器设计与实现 | 第27-50页 |
| ·FEC 处理器总链路设计 | 第27-29页 |
| ·L1 前信令译码链路设计 | 第29-33页 |
| ·L1_PRE 状态机及时序设计 | 第29-31页 |
| ·数据读取模块设计 | 第31-32页 |
| ·寄存器模块设计 | 第32-33页 |
| ·L1 后信令译码链路设计 | 第33-43页 |
| ·L1_POST 状态机及时序设计 | 第34-39页 |
| ·比特解交织模块设计 | 第39-41页 |
| ·解扰频模块设计 | 第41-43页 |
| ·逻辑复用单元设计 | 第43-49页 |
| ·Zero Re-padding 和 Parity De-puncture 设计 | 第43-47页 |
| ·双路并行 CRC 设计 | 第47-49页 |
| ·本章小结 | 第49-50页 |
| 第4章 FEC 处理器仿真与验证 | 第50-59页 |
| ·FEC 仿真平台搭建及验证方案 | 第50-51页 |
| ·FEC 逻辑仿真与验证 | 第51-57页 |
| ·定点化的数据输入 | 第52-53页 |
| ·解交织和数据恢复仿真 | 第53-55页 |
| ·处理器输出结果一致性对比 | 第55-57页 |
| ·处理器综合 | 第57-58页 |
| ·本章小结 | 第58-59页 |
| 第5章 总结与展望 | 第59-61页 |
| ·工作总结 | 第59-60页 |
| ·展望 | 第60-61页 |
| 致谢 | 第61-62页 |
| 参考文献 | 第62-64页 |