| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 图表清单 | 第8-10页 |
| 注释表 | 第10-11页 |
| 缩略词 | 第11-12页 |
| 第一章 绪论 | 第12-18页 |
| ·数字通信系统与信道编码 | 第12-13页 |
| ·信道编码及 LDPC 码的发展现状 | 第13-16页 |
| ·信道编码的发展历史 | 第13-15页 |
| ·LDPC 码的现状 | 第15-16页 |
| ·课题主要研究内容和论文安排 | 第16-18页 |
| 第二章 低密度奇偶校验码概述 | 第18-26页 |
| ·线性分组码基础 | 第18-19页 |
| ·LDPC 码简介 | 第19-24页 |
| ·LDPC 码的基本定义 | 第19-21页 |
| ·准循环 LDPC 码 | 第21-22页 |
| ·CMMB 标准中的 LDPC 码 | 第22-24页 |
| ·CMMB 标准中 QC-LDPC 码的构造 | 第24-25页 |
| ·小结 | 第25-26页 |
| 第三章 LDPC 译码算法研究 | 第26-41页 |
| ·和积算法 | 第26-31页 |
| ·对数似然度和积算法 | 第31-34页 |
| ·最小和算法 | 第34-35页 |
| ·修正的最小和算法 | 第35-36页 |
| ·归一化最小和算法 | 第36页 |
| ·偏移量最小和算法 | 第36页 |
| ·译码算法的仿真及其性能比较 | 第36-39页 |
| ·迭代次数对译码性能的影响 | 第36-37页 |
| ·不同译码算法的比较 | 第37-39页 |
| ·小结 | 第39-41页 |
| 第四章 译码器的设计与实现 | 第41-51页 |
| ·数据的量化 | 第41-43页 |
| ·译码器总体结构 | 第43-46页 |
| ·常见总体结构 | 第43-45页 |
| ·总体结构设计 | 第45-46页 |
| ·译码器重要模块设计 | 第46-50页 |
| ·变量节点模块（variable node point，VNP） | 第47页 |
| ·校验节点模块（check node point，CNP） | 第47-49页 |
| ·存储单元的设计 | 第49页 |
| ·校验模块 | 第49页 |
| ·控制模块 | 第49-50页 |
| ·本章小结 | 第50-51页 |
| 第五章 译码器的 FPGA 实现 | 第51-62页 |
| ·FPGA 综述 | 第51-54页 |
| ·FPGA 的发展及芯片选型 | 第51-52页 |
| ·FPGA 的设计流程 | 第52-54页 |
| ·LDPC 译码器硬件实现 | 第54-58页 |
| ·硬件实现环境和实现对象 | 第54-55页 |
| ·垂直运算单元的设计和仿真 | 第55-56页 |
| ·水平运算单元的设计和仿真 | 第56-57页 |
| ·控制模块的设计和仿真 | 第57页 |
| ·存储模块和仿真 | 第57-58页 |
| ·系统仿真波形 | 第58页 |
| ·设计中的需要注意的问题 | 第58-60页 |
| ·数据的表示 | 第58-60页 |
| ·提高译码效率 | 第60页 |
| ·小结 | 第60-62页 |
| 第六章 结论 | 第62-64页 |
| ·总结 | 第62页 |
| ·下一步工作和建议 | 第62-64页 |
| 参考文献 | 第64-67页 |
| 致谢 | 第67-68页 |
| 在学期间的研究成果及发表的学术论文 | 第68页 |