准循环低密度校验码译码器的FPGA实现
| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第1章 引言 | 第7-10页 |
| ·课题背景，意义和主要内容 | 第7-8页 |
| ·论文结构和安排 | 第8-10页 |
| 第2章 低密度校验码简介 | 第10-21页 |
| ·信道容量和信道编码定理 | 第10-11页 |
| ·信道编码相关背景知识 | 第11-12页 |
| ·低密度校验码简介 | 第12-18页 |
| ·基本定义 | 第12-13页 |
| ·和积译码算法 | 第13-16页 |
| ·LDPC码的编码简介 | 第16-17页 |
| ·准循环LDPC码 | 第17-18页 |
| ·低密度校验码研究现状 | 第18-20页 |
| ·低密度校验码应用情况和前景 | 第20-21页 |
| 第3章 低复杂度的LDPC译码算法 | 第21-34页 |
| ·对数似然度和积算法 | 第21-23页 |
| ·最小和算法 | 第23页 |
| ·修正最小和算法 | 第23-25页 |
| ·偏移最小和算法 | 第24页 |
| ·归一化最小和算法 | 第24-25页 |
| ·复杂度比较 | 第25页 |
| ·各种译码算法仿真性能比较 | 第25-34页 |
| ·迭代次数的影响 | 第26-27页 |
| ·不同译码算法的性能比较 | 第27-34页 |
| 第4章 半并行结构LDPC译码器的FPGA实现 | 第34-56页 |
| ·量化比特对译码算法的影响 | 第35页 |
| ·DMB-TH标准中的准循环LDPC码 | 第35-37页 |
| ·LDPC译码器的半并行结构 | 第37-39页 |
| ·半并行结构中的存储单元 | 第38-39页 |
| ·LDPC码译码器的总体结构 | 第39-40页 |
| ·LDPC译码器的各个关键模块实现 | 第40-46页 |
| ·半并行结构的关键:存储器地址控制 | 第40-42页 |
| ·运算单元设计 | 第42-43页 |
| ·运算单元的进一步优化 | 第43-46页 |
| ·内接收机中其它模块的实现 | 第46-49页 |
| ·QAM软解调 | 第46-48页 |
| ·BCH译码 | 第48-49页 |
| ·解扰与MPEG成帧 | 第49页 |
| ·FPGA实现 | 第49-56页 |
| ·软件工具 | 第50-51页 |
| ·硬件平台 | 第51-52页 |
| ·FPGA实现结果 | 第52-53页 |
| ·测试结果 | 第53-56页 |
| 第5章 结论与展望 | 第56-58页 |
| ·研究总结 | 第56-57页 |
| ·研究展望 | 第57-58页 |
| 参考文献 | 第58-61页 |
| 致谢 | 第61-62页 |
| 个人简历、在学期间发表的学术论文与研究成果 | 第62页 |
