| 摘要 | 第1-6页 |
| Abstract | 第6-10页 |
| 第一章 绪论 | 第10-14页 |
| ·课题的研究背景 | 第10-11页 |
| ·频率计发展现状 | 第11-12页 |
| ·课题的研究内容 | 第12页 |
| ·论文的结构 | 第12-13页 |
| ·本章小结 | 第13-14页 |
| 第二章 FPGA开发环境及开发流程 | 第14-24页 |
| ·FPGA概述 | 第14-15页 |
| ·FPGA开发环境简介 | 第15-20页 |
| ·VHDL语言概述 | 第15-18页 |
| ·Quartus Ⅱ简介 | 第18-19页 |
| ·SOPC简介 | 第19-20页 |
| ·基于Quartus Ⅱ的典型FPGA设计流程 | 第20-22页 |
| ·基于Quartus Ⅱ和Nios Ⅱ的SOPC基本开发流程 | 第22-23页 |
| ·本章小结 | 第23-24页 |
| 第三章 全同步数字测频建模 | 第24-34页 |
| ·脉冲计数测频法的原理 | 第24-25页 |
| ·基于脉冲计数的直接测频法的模型 | 第25-26页 |
| ·直接测频法原理 | 第25页 |
| ·直接测频法误差分析 | 第25-26页 |
| ·基于脉冲计数的周期测频法的模型 | 第26-27页 |
| ·周期测频法原理 | 第26页 |
| ·周期测频法误差分析 | 第26-27页 |
| ·多周期同步测频模型 | 第27-29页 |
| ·多周期同步测频法的原理 | 第27-28页 |
| ·多周期同步测频法误差分析 | 第28-29页 |
| ·全同步测频模型 | 第29-33页 |
| ·全同步测频法的原理 | 第29页 |
| ·全同步测频法的实现方法 | 第29-31页 |
| ·全同步测频法的误差分析 | 第31页 |
| ·全同步数字频率计原理框图 | 第31-32页 |
| ·基于FPGA的全同步数字频率计的总体方案设计 | 第32-33页 |
| ·本章小结 | 第33-34页 |
| 第四章 基于FPGA的全同步数字频率计各模块的实现 | 第34-52页 |
| ·脉冲同步检测电路 | 第34-35页 |
| ·频率测量及运算模块 | 第35-44页 |
| ·计数器的设计 | 第35-37页 |
| ·乘法器的设计 | 第37-41页 |
| ·除法器的设计 | 第41-42页 |
| ·控制信号发生器模块 | 第42-44页 |
| ·BCD码转换、译码及显示模块的设计 | 第44-48页 |
| ·BCD码转换模块的设计 | 第44-46页 |
| ·译码及显示模块的设计 | 第46-48页 |
| ·顶层VHDL的程序设计及整体仿真结果 | 第48-49页 |
| ·基准频率信号产生模块的设计 | 第49页 |
| ·信号整形模块的设计 | 第49-51页 |
| ·本章小结 | 第51-52页 |
| 第五章 基于SOPC的全同步数字频率计的方案研究 | 第52-62页 |
| ·建立SOPC系统 | 第52-53页 |
| ·Nios Ⅱ系统模块的设计 | 第53-58页 |
| ·Nios Ⅱ系统模块的创建 | 第54-57页 |
| ·分配IP模块的基地址和中断号 | 第57页 |
| ·生成Nios Ⅱ系统并加入到工程中 | 第57-58页 |
| ·基于SOPC的全同步数字频率计的硬件设计 | 第58-60页 |
| ·基准频率信号产生模块 | 第58页 |
| ·全同步测频计数模块 | 第58-59页 |
| ·分频及时序控制模块 | 第59页 |
| ·数据选择锁存处理模块 | 第59页 |
| ·Nios Ⅱ CPU及其片上外设 | 第59-60页 |
| ·基于SOPC的全同步数字频率计的软件设计 | 第60页 |
| ·基于SOPC的全同步数字频率计系统的集成及测试 | 第60-61页 |
| ·本章小结 | 第61-62页 |
| 结论及展望 | 第62-64页 |
| 参考文献 | 第64-67页 |
| 攻读硕士学位期间发表的论文 | 第67-68页 |
| 致谢 | 第68页 |