| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-17页 |
| ·DRAM技术的发展 | 第12-14页 |
| ·DDR SDRAM | 第14-15页 |
| ·SDRAM存储控制器 | 第15-16页 |
| ·本文的主要贡献 | 第16-17页 |
| 第二章 DDR SDRAM控制器关键技术及其实现 | 第17-31页 |
| ·时钟控制 | 第17-19页 |
| ·DDR芯片与DIMM条的时钟 | 第17-18页 |
| ·DDR控制器的时钟 | 第18-19页 |
| ·数据通路 | 第19-22页 |
| ·DDR芯片及 DIMM条的数据通路 | 第19-21页 |
| ·DDR控制器的数据通路 | 第21-22页 |
| ·刷新控制 | 第22-24页 |
| ·DDR SDRAM的刷新电路 | 第22-23页 |
| ·DDR控制器的刷新控制 | 第23-24页 |
| ·控制逻辑 | 第24-26页 |
| ·DDR SDRAM的状态转换 | 第24-25页 |
| ·DDR控制器的控制逻辑 | 第25-26页 |
| ·DDR控制器的实现 | 第26-31页 |
| ·DDR控制模块的设计 | 第26-27页 |
| ·DDR接口模块的设计 | 第27-29页 |
| ·时钟(PLL)模块的设计 | 第29-31页 |
| 第三章 基于IP核的DDR存储控制器实现 | 第31-42页 |
| ·DDR控制器 IP核简介 | 第31-33页 |
| ·DDR存储控制器软核的组织结构 | 第32-33页 |
| ·DDR存储控制器软核的特点 | 第33页 |
| ·基于FPGA的DDR控制模块设计 | 第33-36页 |
| ·时钟配置实现 | 第33-34页 |
| ·数据通路分析实现 | 第34-35页 |
| ·刷新控制模块实现 | 第35页 |
| ·控制逻辑模块实现 | 第35-36页 |
| ·利用IP核进行逻辑设计 | 第36-39页 |
| ·IP核DDR控制器中的各个模块 | 第36-37页 |
| ·使用DDR控制器IP核进行详细设计 | 第37-39页 |
| ·模拟结果 | 第39-40页 |
| ·模拟工具 | 第39-40页 |
| ·模拟过程 | 第40页 |
| ·本章小结 | 第40-42页 |
| 第四章 DDR存储控制器的应用 | 第42-53页 |
| ·TOE原理 | 第42页 |
| ·DDR存储控制器在TOE网卡中的应用 | 第42-52页 |
| ·DDR控制器的生成 | 第43-44页 |
| ·仲裁器的设计 | 第44-49页 |
| ·仲裁器测试与模拟 | 第49-50页 |
| ·性能分析 | 第50-52页 |
| ·本章小结 | 第52-53页 |
| 第五章 PCB板的工程化 | 第53-59页 |
| ·PCB板的布局与布线 | 第53-57页 |
| ·电源供给与连接 | 第53-55页 |
| ·DDR数据地址及控制信号的连接 | 第55-56页 |
| ·相关功耗计算 | 第56-57页 |
| ·信号的时序容限(Timing Margin)分析 | 第57-58页 |
| ·时序容限简介 | 第57-58页 |
| ·DDR存储器与控制器接口的时序容限计算 | 第58页 |
| ·本章小结 | 第58-59页 |
| 结束语 | 第59-60页 |
| 致谢 | 第60-61页 |
| 参考文献 | 第61-64页 |
| 作者在学期间取得的学术成果 | 第64-65页 |
| 附录A 仲裁器两个功能模拟波形图 | 第65-66页 |