| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第一章 绪论 | 第8-18页 |
| ·数字通信与纠错编码技术 | 第8-9页 |
| ·并行Turbo码实现的国内外研究现况 | 第9-11页 |
| ·并行Turbo编译码算法研究 | 第9-11页 |
| ·并行Turbo码硬件实现状况 | 第11页 |
| ·硬件实现相关技术与工艺 | 第11-16页 |
| ·FPGA技术 | 第11-13页 |
| ·片上系统集成SOC | 第13-14页 |
| ·Nios Ⅱ处理器 | 第14-15页 |
| ·Avalon总线 | 第15-16页 |
| ·论文主要内容 | 第16-18页 |
| 第二章 基于帧分裂和归零处理的Turbo编译码器设计 | 第18-41页 |
| ·并行Turbo编码器设计 | 第18-24页 |
| ·编码算法 | 第18-21页 |
| ·编码器设计与实现 | 第21-24页 |
| ·并行Turbo译码器设计 | 第24-33页 |
| ·译码算法 | 第24-28页 |
| ·译码器设计与实现 | 第28-33页 |
| ·基于多端口存储器的并行子交织器和解交织器设计 | 第33-36页 |
| ·系统设计测试与结果分析 | 第36-39页 |
| ·本章小节 | 第39-41页 |
| 第三章 译码器的SOC系统架构 | 第41-51页 |
| ·片上系统集成译码器外设 | 第41-44页 |
| ·uC／OS-Ⅱ嵌入式操作系统架构和分析 | 第44-46页 |
| ·基于uC／OS-2嵌入式操作的TCP编程设计 | 第46-50页 |
| ·本章小节 | 第50-51页 |
| 第四章 系统开发板设计 | 第51-68页 |
| ·HTN_KIT_2C35系统开发板原理图设计 | 第51-61页 |
| ·电源设计 | 第51-52页 |
| ·FPGA规划以及存储器设计 | 第52-55页 |
| ·通信接口设计 | 第55-61页 |
| ·印制电路板设计 | 第61-62页 |
| ·Htn_kit_2c35系统板的移植与测试 | 第62-63页 |
| ·设计关键问题及其分析 | 第63-67页 |
| ·本章小结 | 第67-68页 |
| 第五章 结论与展望 | 第68-71页 |
| ·本文工作总结 | 第68页 |
| ·研究工作存在的问题分析及设计经验 | 第68-70页 |
| ·未来工作展望 | 第70-71页 |
| 参考文献 | 第71-75页 |
| 致谢 | 第75-76页 |
| 攻读硕士期间完成的论文 | 第76页 |