基于FPGA的卷积神经网络加速器研究
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-14页 |
| 1.1 课题研究的背景和意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.2.1 卷积神经网络的研究现状 | 第11-12页 |
| 1.2.2 卷积神经网络硬件加速研究的现状 | 第12-13页 |
| 1.3 主要研究内容 | 第13-14页 |
| 第2章 卷积神经网络 | 第14-23页 |
| 2.1 卷积神经网络的网络结构 | 第14-17页 |
| 2.1.1 卷积层 | 第14-15页 |
| 2.1.2 采样层 | 第15-17页 |
| 2.1.3 全连接层 | 第17页 |
| 2.2 卷积神经网络的训练过程 | 第17-22页 |
| 2.2.1 反向传播算法 | 第18页 |
| 2.2.2 梯度下降算法 | 第18-20页 |
| 2.2.3 卷积层的反向传播 | 第20-21页 |
| 2.2.4 采样层的反向传播 | 第21-22页 |
| 2.3 本章小结 | 第22-23页 |
| 第3章 卷积神经网络的计算加速分析 | 第23-48页 |
| 3.1 卷积层的并行性分析 | 第23-37页 |
| 3.1.1 卷积窗口自身并行性 | 第24-29页 |
| 3.1.2 同一输入特征映射上卷积窗口间并行 | 第29-33页 |
| 3.1.3 不同输入特征映射上卷积窗口间的并行 | 第33-37页 |
| 3.1.4 不同卷积核窗口间的并行 | 第37页 |
| 3.2 采样层的并行性分析 | 第37-42页 |
| 3.3 全连接层的并行性分析 | 第42-46页 |
| 3.4 并行性组合分析 | 第46-47页 |
| 3.5 本章小结 | 第47-48页 |
| 第4章 FPGA上的加速器设计 | 第48-55页 |
| 4.1 整体架构 | 第48-49页 |
| 4.2 通用加速单元的设计 | 第49-50页 |
| 4.3 激活函数的硬件实现 | 第50-54页 |
| 4.4 本章小结 | 第54-55页 |
| 第5章 实验验证与分析 | 第55-59页 |
| 5.1 网络结构与实验设置 | 第55-56页 |
| 5.1.1 CIFAR-10 数据集 | 第55页 |
| 5.1.2 CNN网络设置 | 第55-56页 |
| 5.2 实验环境与过程 | 第56-57页 |
| 5.3 结果与分析 | 第57-58页 |
| 5.4 本章小结 | 第58-59页 |
| 结论 | 第59-61页 |
| 参考文献 | 第61-66页 |
| 攻读硕士学位期间所发表的学术论文 | 第66-67页 |
| 致谢 | 第67页 |
