| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 课题研究背景及意义 | 第11-13页 |
| 1.2 闪存差错控制编码技术研究现状 | 第13-14页 |
| 1.3 课题研究的主要内容和创新点 | 第14-15页 |
| 1.4 论文的结构安排 | 第15-17页 |
| 第二章 NAND闪存信道模型分析 | 第17-25页 |
| 2.1 NAND闪存介绍 | 第17-19页 |
| 2.1.1 NAND闪存结构 | 第18页 |
| 2.1.2 NAND闪存读写原理 | 第18-19页 |
| 2.2 NAND闪存信道模型 | 第19-24页 |
| 2.2.1 NAND闪存编程与擦除 | 第19-21页 |
| 2.2.2 NAND闪存的噪声干扰 | 第21-22页 |
| 2.2.3 NAND闪存模型的建立 | 第22-24页 |
| 2.3 本章小结 | 第24-25页 |
| 第三章 LDPC码的基本原理 | 第25-38页 |
| 3.1 LDPC码概述 | 第25-27页 |
| 3.1.1 LDPC码的稀疏校验矩阵表示 | 第25-26页 |
| 3.1.2 LDPC码的Tanner图表示 | 第26-27页 |
| 3.1.3 规则和非规则的LDPC码 | 第27页 |
| 3.2 传统译码算法 | 第27-31页 |
| 3.2.1 LLRBP算法 | 第28-30页 |
| 3.2.2 最小和译码算法 | 第30-31页 |
| 3.3 基于可靠度的迭代译码算法 | 第31-34页 |
| 3.4 影响LDPC码性能的主要因素 | 第34-37页 |
| 3.4.1 Tanner图中的环 | 第34-35页 |
| 3.4.2 消息传递机制 | 第35-37页 |
| 3.5 本章小结 | 第37-38页 |
| 第四章 NAND闪存融合先验信息分布的量化策略设计 | 第38-47页 |
| 4.1 NAND闪存信道LLR的计算 | 第38-41页 |
| 4.1.1 LLR计算的数学模型 | 第38-40页 |
| 4.1.2 阈值电压的检测 | 第40-41页 |
| 4.2 量化方案的设计 | 第41-46页 |
| 4.2.1 传统量化方案 | 第42-44页 |
| 4.2.2 基于LLR分布非均匀量化方法设计 | 第44-46页 |
| 4.3 本章小结 | 第46-47页 |
| 第五章 多级闪存信道下低复杂度串行译码算法研究 | 第47-57页 |
| 5.1 基于串行消息传递机制的BP算法 | 第47-50页 |
| 5.1.1 洗牌式置信传播译码算法 | 第47-49页 |
| 5.1.2 分层置信传播译码算法 | 第49-50页 |
| 5.2 基于串行消息传递机制的RBI-MSD算法设计 | 第50-53页 |
| 5.3 仿真结果分析 | 第53-56页 |
| 5.4 本章小结 | 第56-57页 |
| 总结与展望 | 第57-60页 |
| 总结 | 第57-58页 |
| 展望 | 第58-60页 |
| 参考文献 | 第60-64页 |
| 攻读学位期间发表的论文 | 第64-66页 |
| 致谢 | 第66页 |