基于PCIe总线高速数据传输系统的设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第1章 绪论 | 第14-18页 |
| 1.1 研究背景及意义 | 第14-15页 |
| 1.2 研究现状 | 第15-16页 |
| 1.3 研究内容 | 第16页 |
| 1.4 本文结构安排 | 第16-17页 |
| 1.5 本章小结 | 第17-18页 |
| 第2章 实时数据传输系统总体架构设计 | 第18-26页 |
| 2.1 PCIe模块 | 第19-22页 |
| 2.1.1 PCIe总线层次结构 | 第19-21页 |
| 2.1.2 PCIe控制器 | 第21-22页 |
| 2.2 总线仲裁器 | 第22页 |
| 2.3 DDR控制器 | 第22页 |
| 2.4 ARM子系统 | 第22-25页 |
| 2.4.1 ARM处理器 | 第23页 |
| 2.4.2 SRAM模块 | 第23-24页 |
| 2.4.3 SD卡控制器 | 第24页 |
| 2.4.4 低速外部设备 | 第24-25页 |
| 2.4.5 显示控制器 | 第25页 |
| 2.5 本章小结 | 第25-26页 |
| 第3章 PCIe控制器设计 | 第26-56页 |
| 3.1 DMA控制/状态模块 | 第27-33页 |
| 3.2 发送模块 | 第33-42页 |
| 3.3 接收模块 | 第42-48页 |
| 3.4 中断控制器 | 第48-50页 |
| 3.5 FIFO模块 | 第50-51页 |
| 3.6 AXI转换模块 | 第51-55页 |
| 3.7 本章小结 | 第55-56页 |
| 第4章 总线仲裁器设计 | 第56-64页 |
| 4.1 数据位宽处理模块 | 第56-57页 |
| 4.2 跨时钟域处理模块 | 第57页 |
| 4.3 总线仲裁处理模块 | 第57-63页 |
| 4.4 本章小结 | 第63-64页 |
| 第5章 实时数据传输系统驱动设计及应用实现 | 第64-72页 |
| 5.1 驱动程序设计 | 第64-67页 |
| 5.1.1 主机端驱动程序 | 第64-66页 |
| 5.1.2 设备端驱动程序 | 第66-67页 |
| 5.2 应用程序设计 | 第67-70页 |
| 5.2.1 主机端应用程序 | 第67-69页 |
| 5.2.2 设备端应用程序 | 第69-70页 |
| 5.3 软件测试说明 | 第70-71页 |
| 5.4 本章小结 | 第71-72页 |
| 第6章 实时数据传输系统实现及验证 | 第72-82页 |
| 6.1 传输系统的硬件实现 | 第72-73页 |
| 6.2 验证系统搭建 | 第73-74页 |
| 6.3 传输系统验证 | 第74-81页 |
| 6.3.1 传输系统功能验证 | 第74-77页 |
| 6.3.2 传输系统性能测试 | 第77-81页 |
| 6.4 本章小结 | 第81-82页 |
| 第7章 总结和展望 | 第82-84页 |
| 7.1 总结 | 第82-83页 |
| 7.2 展望 | 第83-84页 |
| 参考文献 | 第84-86页 |
| 致谢 | 第86-88页 |
| 在读期间发表的学术论文与取得的其他研究成果 | 第88页 |
