2.4GHz CMOS全数字锁相环的研究与设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-13页 |
| 1.1 课题的背景与研究意义 | 第8-11页 |
| 1.2 论文的主要内容和创新点 | 第11-12页 |
| 1.3 论文的组织 | 第12-13页 |
| 第二章 ADPLL的基础 | 第13-22页 |
| 2.1 常见的锁相环 | 第13-17页 |
| 2.1.1 锁相环的分类和原理 | 第13-17页 |
| 2.1.2 ADPLL与传统锁相环的比较 | 第17页 |
| 2.2 ADPLL的原理 | 第17-18页 |
| 2.2.1 I型ADPLL | 第17-18页 |
| 2.2.2 II型ADPLL | 第18页 |
| 2.3 ADPLL的主要性能指标 | 第18-21页 |
| 2.3.1 锁定时间 | 第18-19页 |
| 2.3.2 频率范围 | 第19页 |
| 2.3.3 频率精度 | 第19页 |
| 2.3.4 相位噪声和时钟抖动 | 第19-21页 |
| 2.4 本章小结 | 第21-22页 |
| 第三章 ADPLL的模型设计和稳定性分析 | 第22-34页 |
| 3.1 ADPLL的整体结构 | 第22-23页 |
| 3.2 ADPLL的模型设计 | 第23-26页 |
| 3.2.1 数学模型 | 第23-24页 |
| 3.2.2 噪声模型 | 第24-26页 |
| 3.2.3 行为级模型 | 第26页 |
| 3.3 ADPLL的稳定性分析 | 第26-33页 |
| 3.3.1 环路特性分析 | 第26-28页 |
| 3.3.2 稳定性分析 | 第28-33页 |
| 3.4 本章小结 | 第33-34页 |
| 第四章 ADPLL中TDC的研究和设计 | 第34-51页 |
| 4.1 TDC的分类 | 第34-41页 |
| 4.1.1 计数器结构的TDC | 第34-35页 |
| 4.1.2 延迟链结构的TDC | 第35-37页 |
| 4.1.3 环形振荡器结构的TDC | 第37-39页 |
| 4.1.4 基于时间放大器结构的TDC | 第39-41页 |
| 4.2 TDC的基本性能指标 | 第41-44页 |
| 4.2.1 静态指标 | 第41-43页 |
| 4.2.2 动态指标 | 第43-44页 |
| 4.3 本文游标延迟链型TDC的设计 | 第44-50页 |
| 4.3.1 游标延迟链型TDC的总体结构 | 第44-46页 |
| 4.3.2 比较器的改进设计和仿真 | 第46-50页 |
| 4.4 本章小结 | 第50-51页 |
| 第五章 ADPLL其他模块的研究和设计 | 第51-67页 |
| 5.1 可重构DLF的研究与设计 | 第51-55页 |
| 5.1.1 IIR滤波器 | 第51-52页 |
| 5.1.2 可重构DLF的设计和仿真 | 第52-55页 |
| 5.2 DCO的研究与设计 | 第55-64页 |
| 5.2.1 DCO的工作原理和相位噪声 | 第55-59页 |
| 5.2.2 ΔΣ 调制器的研究和设计 | 第59-61页 |
| 5.2.3 本文DCO电路的设计和仿真 | 第61-64页 |
| 5.3 分频器的电路设计和仿真 | 第64-66页 |
| 5.3.1 分频器的设计 | 第64-66页 |
| 5.3.2 分频器的仿真与分析 | 第66页 |
| 5.4 本章小结 | 第66-67页 |
| 第六章 ADPLL的数字IC设计流程及仿真验证 | 第67-75页 |
| 6.1 数字IC设计流程 | 第67-68页 |
| 6.2 前端设计 | 第68-69页 |
| 6.3 后端设计 | 第69页 |
| 6.4 ADPLL版图设计 | 第69-70页 |
| 6.5 ADPLL系统级仿真验证 | 第70-74页 |
| 6.5.1 DCO的后仿真验证 | 第70-71页 |
| 6.5.2 环路特性仿真 | 第71-73页 |
| 6.5.3 ADPLL相位噪声和功耗仿真 | 第73-74页 |
| 6.6 本章小结 | 第74-75页 |
| 第七章 总结与展望 | 第75-77页 |
| 7.1 论文总结 | 第75-76页 |
| 7.2 未来展望 | 第76-77页 |
| 参考文献 | 第77-80页 |
| 附录 攻读硕士学位期间参加的科研项目 | 第80-81页 |
| 致谢 | 第81页 |
