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60GHz频段下单载波链路的基带电路设计与实现

摘要第5-6页
ABSTRACT第6-7页
缩略语表第14-16页
第一章 绪论第16-23页
    1.1 研究工作的背景与意义第16-17页
    1.2 国内外研究历史与现状第17-21页
    1.3 本文主要工作和组织框架第21-23页
第二章 60GHz信道传播特性与多通道时间交叉ADC第23-41页
    2.1 无线信道概述第23-26页
        2.1.1 大尺度衰落特性第23-24页
        2.1.2 小尺度衰落特性第24-26页
    2.2 IEEE802.11ad物理层帧结构第26-27页
    2.3 格雷序列对的研究第27-34页
        2.3.1 格雷序列对的定义和生成第28-32页
        2.3.2 格雷序列对的相关器设计第32-34页
    2.4 多通道时间交叉ADC第34-39页
        2.4.1 多通道时间交叉ADC原理第34-36页
        2.4.2 多通道时间交叉ADC失配模型第36-39页
        2.4.3 三种失配综合分析第39页
    2.5 小结第39-41页
第三章 60GHz接收基带研究与设计第41-71页
    3.1 引言第41页
    3.2 数据分组与解 π/2 旋转第41-44页
    3.3 帧检测与符号定时同步第44-46页
    3.4 载波频偏同步第46-52页
        3.4.1 粗频偏估计第47-50页
        3.4.2 细频偏估计第50-52页
    3.5 信道估计第52-56页
        3.5.1 信噪比估计第55-56页
    3.6 采样定时同步第56-65页
        3.6.1 一倍采样分析第56-58页
        3.6.2 多倍采样分析第58-59页
        3.6.3 采样定时误差提取第59-63页
        3.6.4 采样定时补偿第63-65页
    3.7 均衡第65-70页
    3.8 小结第70-71页
第四章 ADC接口与并行GOLAY相关器设计第71-90页
    4.1 引言第71-72页
    4.2 高速ADC接.设计与测试第72-84页
        4.2.1 多通道ADC校正第72-74页
        4.2.2 高速ADC与FPGA接口设计第74-77页
        4.2.3 高速ADC测试第77-81页
        4.2.4 I/Q两路ADC同步第81-84页
    4.3 高速并行格雷序列相关器设计第84-87页
    4.4 并行NCO设计第87-88页
    4.5 小结第88-90页
第五章 全文总结与展望第90-92页
    5.1 全文总结第90-91页
    5.2 后续工作展望第91-92页
致谢第92-93页
参考文献第93-96页
攻读硕士学位期间参加的科研项目及取得的成果第96-97页

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