目录 | 第3-6页 |
摘要 | 第6-7页 |
Abstract | 第7页 |
第一章 绪论 | 第8-13页 |
1.1 设计背景 | 第8-11页 |
1.1.1 数字通信系统简介 | 第8-9页 |
1.1.2 LDPC码的发展与现状 | 第9-11页 |
1.2 本文工作与内容安排 | 第11-12页 |
1.2.1 本文工作 | 第11页 |
1.2.2 论文内容安排 | 第11-12页 |
1.3 本章小结 | 第12-13页 |
第二章 NB-LDPC编译码系统设计 | 第13-24页 |
2.1 NB-LDPC码简介 | 第13-15页 |
2.1.1 NB-LDPC的定义 | 第13页 |
2.1.2 NB-LDPC的表示方式 | 第13-14页 |
2.1.3 重要参数 | 第14-15页 |
2.2 NB-LDPC编译码系统 | 第15-23页 |
2.2.1 编码 | 第15-16页 |
2.2.2 调制 | 第16-17页 |
2.2.3 信道 | 第17-19页 |
2.2.4 解调 | 第19-22页 |
2.2.5 译码器 | 第22-23页 |
2.3 本章小结 | 第23-24页 |
第三章 NB-LDPC译码算法介绍 | 第24-46页 |
3.1 SPA | 第24-29页 |
3.2 LOG-SPA | 第29-32页 |
3.3 MAX-LOG-SPA | 第32-33页 |
3.4 HOM-LOG-SPA | 第33-40页 |
3.5 译码算法性能分析 | 第40-45页 |
3.5.1 迭代次数分析 | 第40-41页 |
3.5.2 不同算法的比较 | 第41-42页 |
3.5.3 不同阶上性能比较 | 第42页 |
3.5.4 浮点数到定点数的转换分析 | 第42-44页 |
3.5.5 算法复杂度分析 | 第44-45页 |
3.6 本章小结 | 第45-46页 |
第四章 NB-LDPC译码器的VLSI设计 | 第46-60页 |
4.1 译码器架构 | 第46页 |
4.2 Initialization Unit | 第46-51页 |
4.2.1 Lch的计算 | 第47-49页 |
4.2.2 Ln2m初始值的计算 | 第49-51页 |
4.3 Vertical Top Unit(VTU) | 第51-56页 |
4.3.1 VTU结构 | 第51-52页 |
4.3.2 VSU | 第52-56页 |
4.4 Horizontal Update Unit(HUU)和Tentative Decoding Unit(TDU) | 第56-59页 |
4.5 本章小结 | 第59-60页 |
第五章 FPGA的实现与验证 | 第60-82页 |
5.1 Non-binary LDPC编码器实现 | 第60-68页 |
5.1.1 编码器架构 | 第60-61页 |
5.1.2 GMRAM和SSRAM | 第61-62页 |
5.1.3 Random Symbol Generator | 第62页 |
5.1.4 Encode Logical Control Unit(ELCU) | 第62-64页 |
5.1.5 Encoder | 第64-66页 |
5.1.6 编码器仿真与测试 | 第66页 |
5.1.7 综合报告 | 第66-68页 |
5.2 AWGN信道的实现 | 第68-71页 |
5.2.1 AWGN信道架构 | 第68页 |
5.2.2 AWGN发生器 | 第68-69页 |
5.2.3 信道控制单元(CCU) | 第69页 |
5.2.4 仿真结果 | 第69-70页 |
5.2.5 综合报告 | 第70-71页 |
5.3 NB-LDPC译码器的实现 | 第71-81页 |
5.3.1 Initialization Unit | 第71-73页 |
5.3.2 Vertical Update Unit | 第73-74页 |
5.3.3 Horizontal Update和Tentative Decoding Unit | 第74-77页 |
5.3.4 译码器仿真结果 | 第77-78页 |
5.3.5 译码器性能分析 | 第78-81页 |
5.4 本章小结 | 第81-82页 |
第六章 总结与展望 | 第82-83页 |
6.1 总结 | 第82页 |
6.2 展望 | 第82-83页 |
参考文献 | 第83-86页 |
硕士期间发表的论文 | 第86-87页 |
致谢 | 第87-88页 |