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Non-binary LDPC码译码器的设计与实现

目录第3-6页
摘要第6-7页
Abstract第7页
第一章 绪论第8-13页
    1.1 设计背景第8-11页
        1.1.1 数字通信系统简介第8-9页
        1.1.2 LDPC码的发展与现状第9-11页
    1.2 本文工作与内容安排第11-12页
        1.2.1 本文工作第11页
        1.2.2 论文内容安排第11-12页
    1.3 本章小结第12-13页
第二章 NB-LDPC编译码系统设计第13-24页
    2.1 NB-LDPC码简介第13-15页
        2.1.1 NB-LDPC的定义第13页
        2.1.2 NB-LDPC的表示方式第13-14页
        2.1.3 重要参数第14-15页
    2.2 NB-LDPC编译码系统第15-23页
        2.2.1 编码第15-16页
        2.2.2 调制第16-17页
        2.2.3 信道第17-19页
        2.2.4 解调第19-22页
        2.2.5 译码器第22-23页
    2.3 本章小结第23-24页
第三章 NB-LDPC译码算法介绍第24-46页
    3.1 SPA第24-29页
    3.2 LOG-SPA第29-32页
    3.3 MAX-LOG-SPA第32-33页
    3.4 HOM-LOG-SPA第33-40页
    3.5 译码算法性能分析第40-45页
        3.5.1 迭代次数分析第40-41页
        3.5.2 不同算法的比较第41-42页
        3.5.3 不同阶上性能比较第42页
        3.5.4 浮点数到定点数的转换分析第42-44页
        3.5.5 算法复杂度分析第44-45页
    3.6 本章小结第45-46页
第四章 NB-LDPC译码器的VLSI设计第46-60页
    4.1 译码器架构第46页
    4.2 Initialization Unit第46-51页
        4.2.1 Lch的计算第47-49页
        4.2.2 Ln2m初始值的计算第49-51页
    4.3 Vertical Top Unit(VTU)第51-56页
        4.3.1 VTU结构第51-52页
        4.3.2 VSU第52-56页
    4.4 Horizontal Update Unit(HUU)和Tentative Decoding Unit(TDU)第56-59页
    4.5 本章小结第59-60页
第五章 FPGA的实现与验证第60-82页
    5.1 Non-binary LDPC编码器实现第60-68页
        5.1.1 编码器架构第60-61页
        5.1.2 GMRAM和SSRAM第61-62页
        5.1.3 Random Symbol Generator第62页
        5.1.4 Encode Logical Control Unit(ELCU)第62-64页
        5.1.5 Encoder第64-66页
        5.1.6 编码器仿真与测试第66页
        5.1.7 综合报告第66-68页
    5.2 AWGN信道的实现第68-71页
        5.2.1 AWGN信道架构第68页
        5.2.2 AWGN发生器第68-69页
        5.2.3 信道控制单元(CCU)第69页
        5.2.4 仿真结果第69-70页
        5.2.5 综合报告第70-71页
    5.3 NB-LDPC译码器的实现第71-81页
        5.3.1 Initialization Unit第71-73页
        5.3.2 Vertical Update Unit第73-74页
        5.3.3 Horizontal Update和Tentative Decoding Unit第74-77页
        5.3.4 译码器仿真结果第77-78页
        5.3.5 译码器性能分析第78-81页
    5.4 本章小结第81-82页
第六章 总结与展望第82-83页
    6.1 总结第82页
    6.2 展望第82-83页
参考文献第83-86页
硕士期间发表的论文第86-87页
致谢第87-88页

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