| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 第1章 绪论 | 第13-27页 |
| 1.1 研究背景及研究意义 | 第13-22页 |
| 1.1.1 便携式移动智能终端发展简介 | 第13-15页 |
| 1.1.2 几种存储器的简介与比较 | 第15-16页 |
| 1.1.3 SRAM的发展趋势 | 第16-17页 |
| 1.1.4 低电压SRAM的发展和面临的挑战 | 第17-22页 |
| 1.1.4.1 静态噪声容限降低 | 第17-19页 |
| 1.1.4.2 每根位线上的负载受漏电流的影响 | 第19-20页 |
| 1.1.4.3 读能力降低 | 第20页 |
| 1.1.4.4 工艺偏差的影响增大 | 第20-22页 |
| 1.2 低电压SRAM的研究现状 | 第22-25页 |
| 1.2.1 存储单元的结构改进 | 第22-23页 |
| 1.2.2 存储单元辅助电路 | 第23-24页 |
| 1.2.3 低电压SRAM外围模块的的研究现状 | 第24-25页 |
| 1.3 嵌入式SRAM的设计方法 | 第25-26页 |
| 1.3.1 SRAM编译器的研究现状 | 第25-26页 |
| 1.4 论文的主要工作和结构 | 第26-27页 |
| 第2章 SRAM工作原理综述 | 第27-35页 |
| 2.1 SRAM的架构和主要模块工作原理 | 第27页 |
| 2.2 SRAM的阵列和整体架构 | 第27-30页 |
| 2.3 传统6管单元的电路结构及工作原理 | 第30-31页 |
| 2.4 灵敏放大器电路工作原理 | 第31-32页 |
| 2.5 译码电路工作原理 | 第32-33页 |
| 2.6 时序电路工作原理 | 第33页 |
| 2.7 本章小结 | 第33-35页 |
| 第3章 12管近阈值SRAM存储单元设计 | 第35-49页 |
| 3.1 低电压SRAM存储单元的研究现状 | 第35-38页 |
| 3.1.1 7管低电压SRAM存储单元 | 第35-36页 |
| 3.1.2 8管低电压SRAM存储单元 | 第36页 |
| 3.1.3 9管低电压SRAM存储单元 | 第36-37页 |
| 3.1.4 12管低电压SRAM存储单元 | 第37-38页 |
| 3.2 近亚阈值12管存储单元设计 | 第38-42页 |
| 3.2.1 电路原理和结构 | 第38-39页 |
| 3.2.2 电路分析和仿真 | 第39-42页 |
| 3.3 工艺偏差造成的性能波动分析与版图设计对电路设计的影响 | 第42-45页 |
| 3.3.1 高密度SRAM的失配分析 | 第42-45页 |
| 3.4 近亚阈值12管SRAM单元的版图分析 | 第45-48页 |
| 3.4.1 阈值电压偏移对设计的12管SRAM单元的影响 | 第45-46页 |
| 3.4.2 近亚阈值12管SRAM单元的版图设计 | 第46-48页 |
| 3.5 本章小结 | 第48-49页 |
| 第4章 漏电流补偿的电流型灵敏放大器设计 | 第49-67页 |
| 4.1 传统灵敏放大器分析 | 第49-55页 |
| 4.1.1 电压型灵敏放大器 | 第49-51页 |
| 4.1.2 电荷型灵敏放大器 | 第51-52页 |
| 4.1.3 电流型灵敏放大器 | 第52-55页 |
| 4.2 电流型灵敏放大器设计 | 第55-65页 |
| 4.2.1 位线漏电流对灵敏放大器的影响 | 第55-60页 |
| 4.2.1.1 漏电流补偿电路的设计与分析 | 第56-59页 |
| 4.2.1.2 仿真与结果分析 | 第59-60页 |
| 4.2.2 电流型灵敏放大器设计方案 | 第60-62页 |
| 4.2.2.1 灵敏放大器电路的原理与设计 | 第61-62页 |
| 4.2.3 完整的电路建模与分析 | 第62-63页 |
| 4.2.4 仿真与结果分析 | 第63-65页 |
| 4.3 本章小结 | 第65-67页 |
| 第5章 低电压SRAM的时序控制电路设计 | 第67-89页 |
| 5.1 SRAM关键路径分析 | 第67页 |
| 5.2 SRAM译码电路设计 | 第67-74页 |
| 5.2.1 译码电路分析 | 第68-69页 |
| 5.2.2 单边沿延迟优化模型 | 第69-71页 |
| 5.2.3 基于优化模型设计的译码电路 | 第71-73页 |
| 5.2.4 不同工艺角下的译码电路性能仿真分析 | 第73-74页 |
| 5.3 抗PVT变化的SRAM时序控制电路 | 第74-86页 |
| 5.3.1 传统的6管单元复制位线延时技术(CONV) | 第74-76页 |
| 5.3.2 改进的复制位线延时技术 | 第76-79页 |
| 5.3.2.1 多级复制位线延迟技术(MRB) | 第76-77页 |
| 5.3.2.2 数字复制位线延迟技术(DRBD) | 第77-78页 |
| 5.3.2.3 双复制位线延迟技术(DB) | 第78-79页 |
| 5.3.3 数字双复制位线延迟技术 | 第79-86页 |
| 5.3.3.1 技术原理分析 | 第79-80页 |
| 5.3.3.2 电路原理分析 | 第80-82页 |
| 5.3.3.3 仿真结果对比分析 | 第82-86页 |
| 5.4 本章小结 | 第86-89页 |
| 第6章 SRAM编译器设计 | 第89-115页 |
| 6.1 嵌入式SRAM设计方法概述 | 第89-93页 |
| 6.1.1 全定制的SRAM设计技术 | 第89-90页 |
| 6.1.2 SRAM编译器设计技术 | 第90页 |
| 6.1.3 SRAM编译器设计技术发展与现状 | 第90-93页 |
| 6.2 SRAM编译器的电路结构及建模 | 第93-103页 |
| 6.2.1 电路建模对SRAM编译器的影响 | 第93-98页 |
| 6.2.1.1 时序模型 | 第94-97页 |
| 6.2.1.2 功耗模型 | 第97-98页 |
| 6.2.2 编译器架构和建模的实现 | 第98-103页 |
| 6.2.2.1 时序建模 | 第98-101页 |
| 6.2.2.2 动态功耗建模 | 第101-102页 |
| 6.2.2.3 静态功耗建模 | 第102-103页 |
| 6.3 拼接算法设计 | 第103页 |
| 6.4 SRAM编译器设计介绍 | 第103-105页 |
| 6.5 编译器生成的SRAM流片与测试结果 | 第105-113页 |
| 6.5.1 SRAM芯片照片 | 第105-108页 |
| 6.5.2 测试结果 | 第108-113页 |
| 6.5.2.1 SRAM功能测试 | 第108-109页 |
| 6.5.2.2 SRAM访问时间测试 | 第109-111页 |
| 6.5.2.3 SRAM功耗测试 | 第111-113页 |
| 6.6 本章小结 | 第113-115页 |
| 第7章 总结与展望 | 第115-119页 |
| 7.1 论文总结 | 第115-116页 |
| 7.2 展望 | 第116-119页 |
| 参考文献 | 第119-127页 |
| 附录1 图片目录 | 第127-131页 |
| 附录2 表格目录 | 第131-133页 |
| 致谢 | 第133-135页 |
| 在读期间发表的学术论文与取得的其他研究成果 | 第135页 |
