| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-19页 |
| 1.1 课题的来源及研究目的和意义 | 第9-10页 |
| 1.2 国内外研究现状分析 | 第10-17页 |
| 1.2.1 国外研究现状 | 第10页 |
| 1.2.2 国内研究现状 | 第10-11页 |
| 1.2.3 关键技术概况 | 第11-17页 |
| 1.3 本文主要研究内容及结构 | 第17-19页 |
| 第2章 高速载荷数据模拟源的总体方案设计 | 第19-30页 |
| 2.1 模拟源需求分析与技术指标 | 第19-20页 |
| 2.2 总体方案设计 | 第20-29页 |
| 2.2.1 硬件方案设计 | 第20-29页 |
| 2.2.2 软件方案设计 | 第29页 |
| 2.3 本章小结 | 第29-30页 |
| 第3章 固件设计 | 第30-60页 |
| 3.1 固件总体设计 | 第30-39页 |
| 3.1.1 时钟域设计 | 第31-32页 |
| 3.1.2 NAND Flash 的结构 | 第32-35页 |
| 3.1.3 NAND Flash 异步接口的基本操作 | 第35-39页 |
| 3.2 NAND Flash 控制器的设计 | 第39-53页 |
| 3.2.1 初始化模块 | 第40-41页 |
| 3.2.2 ECC 算法实现模块 | 第41-47页 |
| 3.2.3 NAND Flash 编程模块 | 第47-50页 |
| 3.2.4 NAND Flash 读模块 | 第50-53页 |
| 3.3 坏块管理单元 | 第53-54页 |
| 3.3.1 E2PROM 控制单元 | 第53-54页 |
| 3.3.2 RAM 控制单元 | 第54页 |
| 3.4 LVDS 发送逻辑设计 | 第54-55页 |
| 3.5 动态重配置频率相位设计 | 第55-56页 |
| 3.6 PRN 码生成 | 第56-57页 |
| 3.7 乒乓 SRAM 控制单元 | 第57-59页 |
| 3.8 本章小结 | 第59-60页 |
| 第4章 高速载荷数据模拟源的软件设计 | 第60-72页 |
| 4.1 高速模拟源软件架构 | 第60-61页 |
| 4.2 驱动程序设计 | 第61-66页 |
| 4.2.1 硬件访问 | 第62页 |
| 4.2.2 中断处理 | 第62-63页 |
| 4.2.3 DMA 传输 | 第63-65页 |
| 4.2.4 DLL 的封装 | 第65-66页 |
| 4.3 测试软件设计 | 第66-71页 |
| 4.3.1 软件需求分析 | 第66页 |
| 4.3.2 LABVIEW 中调用 DLL | 第66-69页 |
| 4.3.3 加载图像软件设计 | 第69页 |
| 4.3.4 发送图像软件设计 | 第69-70页 |
| 4.3.5 Flash 自检软件设计 | 第70-71页 |
| 4.4 本章小结 | 第71-72页 |
| 第5章 高速载荷数据模拟源的测试 | 第72-87页 |
| 5.1 测试平台的搭建 | 第72-74页 |
| 5.2 写 SRAM 速率测试 | 第74页 |
| 5.3 Flash 编程速率测试 | 第74-80页 |
| 5.4 Flash 读速率测试 | 第80-82页 |
| 5.5 ECC 校验和纠错功能的验证 | 第82-85页 |
| 5.6 误码率测试 | 第85-86页 |
| 5.7 本章小结 | 第86-87页 |
| 结论 | 第87-89页 |
| 参考文献 | 第89-93页 |
| 攻读学位期间发表的学术论文 | 第93-95页 |
| 致谢 | 第95页 |