基于FPGA+DSP的某监控雷达信号处理器设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 1 绪论 | 第9-12页 |
| 1.1 课题的背景及意义 | 第9页 |
| 1.2 国内外的研究现状 | 第9-10页 |
| 1.3 论文的主要研究内容及章节安排 | 第10-12页 |
| 1.3.1 论文的主要研究内容 | 第10页 |
| 1.3.2 论文章节的安排 | 第10-12页 |
| 2 信号处理器方案设计 | 第12-20页 |
| 2.1 监控雷达系统功能组成 | 第12-13页 |
| 2.1.1 监控雷达工作方式 | 第12页 |
| 2.1.2 监控雷达功能组成 | 第12-13页 |
| 2.1.3 监控雷达主要性能指标 | 第13页 |
| 2.2 信号处理流程 | 第13-19页 |
| 2.2.1 数据采集 | 第13页 |
| 2.2.2 数字变频 | 第13-14页 |
| 2.2.3 数字滤波 | 第14-15页 |
| 2.2.4 m数字抽取 | 第15页 |
| 2.2.5 傅立叶变换 | 第15-16页 |
| 2.2.6 恒虚警率 | 第16-17页 |
| 2.2.7 信号处理器工作流程 | 第17-18页 |
| 2.2.8 信号处理时序分析 | 第18-19页 |
| 2.3 本章小结 | 第19-20页 |
| 3 信号处理器硬件平台设计与实现 | 第20-32页 |
| 3.1 AD采集模块设计 | 第20-21页 |
| 3.2 FPGA模块设计 | 第21-26页 |
| 3.2.1 FPGA开发软件和芯片 | 第21-23页 |
| 3.2.2 FPGA开发流程 | 第23-24页 |
| 3.2.3 FPGA电路设计 | 第24-26页 |
| 3.3 DSP模块设计 | 第26-29页 |
| 3.3.1 DSP外设和内核 | 第26-28页 |
| 3.3.2 DSP电路设计 | 第28-29页 |
| 3.4 SDRAM模块设计 | 第29页 |
| 3.5 通信模块设计 | 第29-30页 |
| 3.6 电源模块设计 | 第30-32页 |
| 4 信号处理软件设计 | 第32-48页 |
| 4.1 FPGA软件设计 | 第32-44页 |
| 4.1.1 Verilog HDL简介 | 第32页 |
| 4.1.2 IP核简介 | 第32页 |
| 4.1.3 时钟模块设计 | 第32-33页 |
| 4.1.4 AD采集模块设计 | 第33页 |
| 4.1.5 数字变频模块设计 | 第33-36页 |
| 4.1.6 FFT模块设计 | 第36-39页 |
| 4.1.7 USB模块设计 | 第39-44页 |
| 4.2 DSP软件设计 | 第44-48页 |
| 4.2.1 建立工程文件 | 第44-46页 |
| 4.2.2 程序设计 | 第46-47页 |
| 4.2.3 程序编译和下载 | 第47-48页 |
| 5 信号处理器功能测试 | 第48-52页 |
| 5.1 信号处理器功能测试软件 | 第48-50页 |
| 5.2 信号处理器系统实测 | 第50-52页 |
| 6 总结与展望 | 第52-53页 |
| 6.1 研究的工作总结 | 第52页 |
| 6.2 存在的问题与展望 | 第52-53页 |
| 致谢 | 第53-54页 |
| 参考文献 | 第54-55页 |
