| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第9-19页 |
| 1.1 研究背景与意义 | 第9-12页 |
| 1.1.1 通用可重构计算介绍 | 第9-10页 |
| 1.1.2 通用可重构计算存储子系统 | 第10-12页 |
| 1.2 国内外研究现状 | 第12-15页 |
| 1.3 研究内容与设计指标 | 第15-16页 |
| 1.4 论文组织结构 | 第16-19页 |
| 第二章 面向通用可重构计算的关键算法分析 | 第19-29页 |
| 2.1 算法分类与归纳 | 第19-20页 |
| 2.2 访存敏感算法分析 | 第20-28页 |
| 2.2.1 稠密线性代数 | 第20-22页 |
| 2.2.2 谱分析 | 第22-24页 |
| 2.2.3 结构网络 | 第24-25页 |
| 2.2.4 组合逻辑 | 第25-26页 |
| 2.2.5 有限状态机 | 第26-27页 |
| 2.2.6 图遍历 | 第27-28页 |
| 2.3 本章小结 | 第28-29页 |
| 第三章 关键算法访存规律分析 | 第29-37页 |
| 3.1 关键算法数据分布分析 | 第29-32页 |
| 3.1.1 线性数据分布 | 第29-30页 |
| 3.1.2 块状数据分布 | 第30-31页 |
| 3.1.3 跳跃式数据分布 | 第31-32页 |
| 3.2 关键算法数据请求队列分析 | 第32-36页 |
| 3.2.1 C模型仿真平台介绍 | 第32-33页 |
| 3.2.2 关键算法数据请求队列统计结果 | 第33-34页 |
| 3.2.3 预取方案性能评估数学模型建立 | 第34-36页 |
| 3.3 本章小结 | 第36-37页 |
| 第四章 面向通用可重构计算的外存访问接口设计 | 第37-51页 |
| 4.1 片外存储访问接口结构设计 | 第37-39页 |
| 4.2 优先级仲裁模块设计 | 第39-40页 |
| 4.3 多模式动态可配高速访存协议模块设计 | 第40-45页 |
| 4.3.1 自定义接口设计 | 第40-42页 |
| 4.3.2 多模式执行模块电路设计 | 第42-45页 |
| 4.4 基于数据相关性的步幅预取模块设计 | 第45-49页 |
| 4.4.1 步幅预取模块结构设计 | 第45-46页 |
| 4.4.2 步幅预取模块子模块设计 | 第46-48页 |
| 4.4.3 步幅预取模块工作流程 | 第48-49页 |
| 4.5 本章小结 | 第49-51页 |
| 第五章 实验结果与分析 | 第51-59页 |
| 5.1 RTL级仿真平台测试结果与分析 | 第51-55页 |
| 5.1.1 多模式动态可配高速访存协议仿真结果分析 | 第51-52页 |
| 5.1.2 基于数据相关性的步幅预取模块仿真结果与分析 | 第52-53页 |
| 5.1.3 系统仿真结果 | 第53-55页 |
| 5.2 FPGA平台测试结果与分析 | 第55-57页 |
| 5.2.1 FPGA验证平台 | 第55-56页 |
| 5.2.2 FPGA测试结果与分析 | 第56-57页 |
| 5.3 本章小结 | 第57-59页 |
| 第六章 总结与展望 | 第59-61页 |
| 6.1 总结 | 第59页 |
| 6.2 展望 | 第59-61页 |
| 致谢 | 第61-63页 |
| 参考文献 | 第63-67页 |
| 作者简介 | 第67页 |