| 致谢 | 第1-6页 |
| 摘要 | 第6-7页 |
| Abstract | 第7-11页 |
| 图清单 | 第11-13页 |
| 表清单 | 第13-14页 |
| 1 绪论 | 第14-23页 |
| ·课题背景及目的 | 第14-15页 |
| ·国内外研究情况 | 第15-20页 |
| ·课题研究内容及方法 | 第20-21页 |
| ·论文构成 | 第21-23页 |
| 2 LDPC码 | 第23-30页 |
| ·IRA 码的概念和表示 | 第23-25页 |
| ·IRA 码的定义 | 第23-24页 |
| ·IRA 码的表示 | 第24-25页 |
| ·DVB-S2 标准LDPC码 | 第25-30页 |
| ·DVB-S2 标准LDPC码简介 | 第25-27页 |
| ·DVB-S2 标准LDPC码的编码 | 第27-28页 |
| ·DVB-S2 标准LDPC码校验矩阵的特点 | 第28-30页 |
| 3 LDPC码译码算法比较 | 第30-37页 |
| ·译码技术的发展 | 第30页 |
| ·并行译码算法 | 第30-34页 |
| ·BP算法 | 第30-32页 |
| ·最小和及其修正算法 | 第32-33页 |
| ·折线近似算法 | 第33页 |
| ·基于后验概率的译码简化 | 第33-34页 |
| ·小结 | 第34页 |
| ·分层译码算法 | 第34-36页 |
| ·基于行的分层译码 | 第34-35页 |
| ·基于列的分层译码 | 第35-36页 |
| ·本章总结 | 第36-37页 |
| 4 DVB-S2 标准LDPC码编译码器FPGA实现 | 第37-66页 |
| ·编码器硬件结构 | 第37-57页 |
| ·Parity address RAM | 第41页 |
| ·Pairty data bit RAM和RAM阵列说明 | 第41-42页 |
| ·四种类型的可配置二级RAM阵列 | 第42-52页 |
| ·Parity address 和 Parity data bit计算单元 | 第52-56页 |
| ·LDPC输出 | 第56-57页 |
| ·译码策略选择 | 第57-58页 |
| ·译码器总体结构设计 | 第58-65页 |
| ·信息位后验概率RAM | 第59-61页 |
| ·奇偶位后验概率RAM | 第61页 |
| ·校验节点信息RAM | 第61-62页 |
| ·校验更新功能模块 | 第62页 |
| ·变量更新结构 | 第62页 |
| ·控制器和时序 | 第62-65页 |
| ·译码器优缺点 | 第65-66页 |
| 5 软硬件仿真分析 | 第66-79页 |
| ·译码仿真分析 | 第66-71页 |
| ·DVB-S2 标准LDPC码的性能 | 第66-69页 |
| ·校验更新简化算法的性能 | 第69-71页 |
| ·编译码器仿真和综合结果 | 第71-79页 |
| ·编码器仿真结果 | 第71-75页 |
| ·译码器仿真结果 | 第75-76页 |
| ·综合结果分析 | 第76-79页 |
| 结论 | 第79-81页 |
| 参考文献 | 第81-85页 |
| 附录 | 第85-89页 |
| 附录A 奇偶地址表 | 第85-86页 |
| 附录B CFM与信息位后验概率RAM的交织关系 | 第86页 |
| 附录C ROM数据表 | 第86-87页 |
| 附录D 编码码字 | 第87页 |
| 附录E 译码器测试信息位 | 第87-89页 |
| 作者简介 | 第89-90页 |
