| 摘要 | 第1-6页 |
| ABSTRACT | 第6-10页 |
| 第1章 绪论 | 第10-16页 |
| ·信道编码 | 第10-11页 |
| ·课题的背景及意义 | 第11-12页 |
| ·LDPC码的研究进展 | 第12-14页 |
| ·LDPC码的译码算法 | 第12-13页 |
| ·LDPC码的硬件实现 | 第13页 |
| ·LDPC码的应用 | 第13-14页 |
| ·论文研究的主要内容 | 第14-16页 |
| 第2章 LDPC码的基本原理和编译码原理 | 第16-36页 |
| ·LDPC码的基本原理 | 第16-18页 |
| ·LDPC码的定义 | 第16页 |
| ·LDPC的Tanner图描述 | 第16-18页 |
| ·LDPC码的构造 | 第18-22页 |
| ·Gallager码 | 第18-20页 |
| ·半随机LDPC码 | 第20页 |
| ·准循环LDPC(QC-LDPC)码 | 第20-22页 |
| ·非正则LDPC码 | 第22-23页 |
| ·LDPC码的编码原理 | 第23-27页 |
| ·LDPC码传统编码算法 | 第23-25页 |
| ·基于近似下三角阵的有效编码算法 | 第25-27页 |
| ·LDPC码的译码原理 | 第27-34页 |
| ·硬判决译码算法 | 第28页 |
| ·和积译码算法 | 第28-31页 |
| ·对数域的和积译码算法 | 第31-33页 |
| ·最小和积算法 | 第33-34页 |
| ·译码算法对LDPC码性能的影响 | 第34页 |
| ·本章小结 | 第34-36页 |
| 第3章 对数域和积译码算法的量化性能和分析 | 第36-47页 |
| ·量化 | 第36-37页 |
| ·译码量化的研究背景 | 第37-38页 |
| ·基于对数域和积译码算法的译码量化 | 第38-46页 |
| ·接收信号的量化处理 | 第38-40页 |
| ·译码核心运算的简化处理 | 第40-42页 |
| ·译码中间变量的量化处理 | 第42-45页 |
| ·译码量化方案 | 第45-46页 |
| ·本章小结 | 第46-47页 |
| 第4章 LDPC码编码器设计与实现 | 第47-57页 |
| ·硬件平台—Xilinx Virtex Ⅱ Pro系列芯片 | 第47-49页 |
| ·FPGA开发流程 | 第49-50页 |
| ·LDPC码编码器的设计与实现 | 第50-55页 |
| ·编码器的结构框图 | 第50页 |
| ·分组模块的设计 | 第50-52页 |
| ·串/并和并/串模块设计 | 第52页 |
| ·编码器校验矩阵的设计 | 第52-53页 |
| ·编码器生成矩阵的设计 | 第53页 |
| ·编码模块的设计 | 第53-55页 |
| ·验证结果 | 第55-56页 |
| ·本章小结 | 第56-57页 |
| 第5章 LDPC码译码器设计与实现 | 第57-68页 |
| ·LDPC码译码器的设计流程及总体框图 | 第57-58页 |
| ·数据输入缓冲模块的设计 | 第58-59页 |
| ·初始化模块的设计 | 第59页 |
| ·译码处理模块 | 第59-64页 |
| ·变量节点模块的设计 | 第60-62页 |
| ·校验节点模块的设计 | 第62-64页 |
| ·进化信息存储模块的设计 | 第64页 |
| ·数据输出缓冲模块的设计 | 第64-65页 |
| ·验证结果与性能分析 | 第65-67页 |
| ·验证结果 | 第65-66页 |
| ·性能分析 | 第66-67页 |
| ·本章小结 | 第67-68页 |
| 结论 | 第68-70页 |
| 参考文献 | 第70-74页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第74-75页 |
| 致谢 | 第75页 |