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片内多处理器cache一致性双环结构的模拟与实现

摘要第1-12页
ABSTRACT第12-13页
第1章 绪论第13-18页
 1.1 微处理器的发展现状第13-15页
 1.2 单芯片多处理器和Cache的数据一致性问题第15页
 1.3 本文的主要工作第15-16页
 1.4 论文的组织与结构第16页
 1.5 本章小结第16-18页
第2章 SCMP系统的数据一致性第18-29页
 2.1 多处理机系统的数据一致性问题第18-19页
 2.2 传统的解决多处理机系统存储一致性的基本方案第19-22页
  2.2.1 两种协议第19-20页
  2.2.2 基于作废协议的两种实现方法第20-22页
 2.3 几种典型的SCMP模型及其Cache一致性解决策略简介第22-26页
  2.3.1 面向吞吐率的专用SCMP第22-24页
  2.3.2 面向时间延迟的通用SCMP第24-26页
 2.4 单芯片多处理器结构的特点第26-28页
 2.5 本章小结第28-29页
第3章 基于双环结构的数据一致性第29-40页
 3.1 基于双环结构的SCMP体系结构第29-30页
 3.2 SCMP数据一致性逻辑模型第30-33页
  3.2.1 线程级前瞻(Thread-Level Speculation)第30-31页
  3.2.2 SCMP前瞻多线程的执行模式第31页
  3.2.3 解决前瞻机制数据一致性的逻辑模型第31-33页
 3.3 双环结构的设计思想第33-37页
 3.4 总线仲裁器的设计第37-39页
 3.5 本章小结第39-40页
第4章 SCMP模拟平台第40-49页
 4.1 SCMP模拟平台的总体结构第40-42页
  4.1.1 SCMP模拟平台实现概述第40-41页
  4.1.2 SCMP模拟平台的基本组成及工作过程第41-42页
 4.2 Cache 和双环结构第42-46页
  4.2.1 Cache结构的模拟实现第42-45页
  4.2.2 双环结构的模拟实现第45-46页
  4.2.3 数据转发结构的模拟实现第46页
 4.3 监测和数据统计第46-48页
  4.3.1 记录SCMP模拟器运行情况的数据结构第46-47页
  4.3.2 SCMP模拟器核的初始化第47-48页
 4.4 SCMP模拟平台的缺陷第48页
 4.5 本章小结第48-49页
第5章 双环结构模拟与实现中的关键技术第49-63页
 5.1 双环结构的数据结构设计第49-52页
  5.1.1 有关Cache的数据结构第49-51页
  5.1.2 双环结构中消息通路的数据结构第51-52页
  5.1.3 转发总线的数据结构第52页
 5.2 基于双环结构的Cache控制器的设计流程第52-54页
  5.2.1 传统的Cache控制器处理流程第52-53页
  5.2.2 带有双环结构的Cache控制器处理流程第53-54页
 5.3 双环结构软件设计中的关键技术第54-61页
  5.3.1 消息处理模块程序设计第54-60页
  5.3.2 数据转发模块程序设计第60-61页
 5.4 总线仲裁器设计中的关键技术第61-62页
 5.5 本章小结第62-63页
第6章 软件测试与分析第63-69页
 6.1 双环结构的工作情况统计及分析第63-65页
 6.2 双环结构在SCMP中的总体性能测试结果及分析第65-67页
 6.3 结论第67-68页
 6.4 本章小结第68-69页
第7章 逻辑综合与分析第69-73页
 7.1 逻辑综合概述第69页
 7.2 逻辑综合结果及分析第69-72页
  7.2.1 双环结构的逻辑综合第69-71页
  7.2.2 总线仲裁器的逻辑综合第71-72页
 7.3 本章小结第72-73页
第8章 结束语第73-76页
 8.1 本文工作回顾第73页
 8.2 后续工作展望第73-76页
附录A 作者攻读硕士期间发表的论文第76-77页
参考文献第77-80页
附录B SCMP模拟器实现的所有指令第80页

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