摘要 | 第1-12页 |
ABSTRACT | 第12-13页 |
第1章 绪论 | 第13-18页 |
1.1 微处理器的发展现状 | 第13-15页 |
1.2 单芯片多处理器和Cache的数据一致性问题 | 第15页 |
1.3 本文的主要工作 | 第15-16页 |
1.4 论文的组织与结构 | 第16页 |
1.5 本章小结 | 第16-18页 |
第2章 SCMP系统的数据一致性 | 第18-29页 |
2.1 多处理机系统的数据一致性问题 | 第18-19页 |
2.2 传统的解决多处理机系统存储一致性的基本方案 | 第19-22页 |
2.2.1 两种协议 | 第19-20页 |
2.2.2 基于作废协议的两种实现方法 | 第20-22页 |
2.3 几种典型的SCMP模型及其Cache一致性解决策略简介 | 第22-26页 |
2.3.1 面向吞吐率的专用SCMP | 第22-24页 |
2.3.2 面向时间延迟的通用SCMP | 第24-26页 |
2.4 单芯片多处理器结构的特点 | 第26-28页 |
2.5 本章小结 | 第28-29页 |
第3章 基于双环结构的数据一致性 | 第29-40页 |
3.1 基于双环结构的SCMP体系结构 | 第29-30页 |
3.2 SCMP数据一致性逻辑模型 | 第30-33页 |
3.2.1 线程级前瞻(Thread-Level Speculation) | 第30-31页 |
3.2.2 SCMP前瞻多线程的执行模式 | 第31页 |
3.2.3 解决前瞻机制数据一致性的逻辑模型 | 第31-33页 |
3.3 双环结构的设计思想 | 第33-37页 |
3.4 总线仲裁器的设计 | 第37-39页 |
3.5 本章小结 | 第39-40页 |
第4章 SCMP模拟平台 | 第40-49页 |
4.1 SCMP模拟平台的总体结构 | 第40-42页 |
4.1.1 SCMP模拟平台实现概述 | 第40-41页 |
4.1.2 SCMP模拟平台的基本组成及工作过程 | 第41-42页 |
4.2 Cache 和双环结构 | 第42-46页 |
4.2.1 Cache结构的模拟实现 | 第42-45页 |
4.2.2 双环结构的模拟实现 | 第45-46页 |
4.2.3 数据转发结构的模拟实现 | 第46页 |
4.3 监测和数据统计 | 第46-48页 |
4.3.1 记录SCMP模拟器运行情况的数据结构 | 第46-47页 |
4.3.2 SCMP模拟器核的初始化 | 第47-48页 |
4.4 SCMP模拟平台的缺陷 | 第48页 |
4.5 本章小结 | 第48-49页 |
第5章 双环结构模拟与实现中的关键技术 | 第49-63页 |
5.1 双环结构的数据结构设计 | 第49-52页 |
5.1.1 有关Cache的数据结构 | 第49-51页 |
5.1.2 双环结构中消息通路的数据结构 | 第51-52页 |
5.1.3 转发总线的数据结构 | 第52页 |
5.2 基于双环结构的Cache控制器的设计流程 | 第52-54页 |
5.2.1 传统的Cache控制器处理流程 | 第52-53页 |
5.2.2 带有双环结构的Cache控制器处理流程 | 第53-54页 |
5.3 双环结构软件设计中的关键技术 | 第54-61页 |
5.3.1 消息处理模块程序设计 | 第54-60页 |
5.3.2 数据转发模块程序设计 | 第60-61页 |
5.4 总线仲裁器设计中的关键技术 | 第61-62页 |
5.5 本章小结 | 第62-63页 |
第6章 软件测试与分析 | 第63-69页 |
6.1 双环结构的工作情况统计及分析 | 第63-65页 |
6.2 双环结构在SCMP中的总体性能测试结果及分析 | 第65-67页 |
6.3 结论 | 第67-68页 |
6.4 本章小结 | 第68-69页 |
第7章 逻辑综合与分析 | 第69-73页 |
7.1 逻辑综合概述 | 第69页 |
7.2 逻辑综合结果及分析 | 第69-72页 |
7.2.1 双环结构的逻辑综合 | 第69-71页 |
7.2.2 总线仲裁器的逻辑综合 | 第71-72页 |
7.3 本章小结 | 第72-73页 |
第8章 结束语 | 第73-76页 |
8.1 本文工作回顾 | 第73页 |
8.2 后续工作展望 | 第73-76页 |
附录A 作者攻读硕士期间发表的论文 | 第76-77页 |
参考文献 | 第77-80页 |
附录B SCMP模拟器实现的所有指令 | 第80页 |