逻辑电路软错误率评估模型设计与实现
| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-25页 |
| ·课题研究背景 | 第12-18页 |
| ·应用背景 | 第12-14页 |
| ·辐射环境 | 第14-18页 |
| ·软错误 | 第18-22页 |
| ·软错误形成机理 | 第18-19页 |
| ·SEU和SET | 第19-21页 |
| ·SDC和DUE | 第21页 |
| ·软错误率 | 第21-22页 |
| ·相关研究 | 第22-23页 |
| ·器件级模拟 | 第22-23页 |
| ·电路级的模拟 | 第23页 |
| ·论文的组织结构 | 第23-25页 |
| 第二章 集成电路软错误评估和加固方法概述 | 第25-35页 |
| ·存储电路软错误率 | 第25页 |
| ·逻辑电路软错误率 | 第25-27页 |
| ·芯片软错误率 | 第27-29页 |
| ·原始错误率 | 第27页 |
| ·AVF及其计算 | 第27-29页 |
| ·加固方法 | 第29-34页 |
| ·器件级方法 | 第29-30页 |
| ·电路级方法 | 第30-32页 |
| ·体系结构级方法 | 第32-34页 |
| ·本章小结 | 第34-35页 |
| 第三章 逻辑电路软错误率评估方法建模 | 第35-44页 |
| ·逻辑电路中的软错误 | 第35-36页 |
| ·逻辑电路中软错误的产生 | 第36-40页 |
| ·逻辑电路中软错误的传播 | 第40-41页 |
| ·传播过程中的屏蔽 | 第40-41页 |
| ·传播过程中的衰减 | 第41页 |
| ·逻辑电路中软错误的捕获 | 第41-42页 |
| ·本章小结 | 第42-44页 |
| 第四章 逻辑电路软错误率评估模型实现 | 第44-58页 |
| ·评估模型总体结构 | 第44页 |
| ·评估模型工作流程 | 第44-47页 |
| ·电路分析 | 第47-51页 |
| ·语法分析过程 | 第47-48页 |
| ·层级化处理 | 第48-50页 |
| ·逻辑门结构 | 第50-51页 |
| ·敏化路径分析 | 第51-54页 |
| ·电路状态更新 | 第51-52页 |
| ·路径屏蔽分析 | 第52-53页 |
| ·计算敏化路径 | 第53-54页 |
| ·SER计算 | 第54-57页 |
| ·敏感面积 | 第54-56页 |
| ·获取单个向量SER | 第56页 |
| ·整体SER | 第56-57页 |
| ·其他信息输出 | 第57页 |
| ·本章小结 | 第57-58页 |
| 第五章 逻辑电路软错误率评估模型验证 | 第58-65页 |
| ·实验条件 | 第58页 |
| ·实验结果 | 第58-59页 |
| ·电路数据 | 第59-64页 |
| ·电路基本信息 | 第59-61页 |
| ·电路中软错误分布 | 第61-64页 |
| ·本章小结 | 第64-65页 |
| 第六章 结束语 | 第65-67页 |
| ·全文工作总结 | 第65-66页 |
| ·未来工作展望 | 第66-67页 |
| 致谢 | 第67-68页 |
| 参考文献 | 第68-73页 |
| 作者在学期间取得的学术成果 | 第73页 |
