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多模式窄脉冲合成与控制模块设计

摘要第5-6页
Abstract第6-7页
第一章 引言第11-17页
    1.1 本文研究的背景与意义第11-12页
    1.2 脉冲发生技术在国内外发展现状第12-14页
    1.3 本文设计任务与结构安排第14-17页
第二章 脉冲总体方案设计第17-29页
    2.1 单脉冲/群脉冲产生方案设计第17-23页
        2.1.2 单脉冲/群脉冲相关参数定义第17-19页
        2.1.2 单脉冲/群脉冲产生总体方案第19-21页
        2.1.3 单脉冲/群脉冲产生方案技术难点分析第21-23页
    2.2 序列脉冲产生方案设计第23-26页
        2.2.1 序列脉冲相关参数定义第23-24页
        2.2.2 序列脉冲产生方案设计第24-26页
    2.3 控制方案设计第26-28页
    2.4 本章小结第28-29页
第三章 脉冲合成及控制时序设计第29-51页
    3.1 单脉冲/群脉冲产生模块设计第29-37页
        3.1.1 单脉冲/群脉冲工作模式介绍第29-31页
        3.1.2 低频单脉冲/群脉冲产生电路设计第31-35页
        3.1.3 高频单脉冲/群脉冲产生电路设计第35-37页
    3.2 序列脉冲产生模块设计第37-41页
        3.2.1 序列脉冲工作模式介绍第37-39页
        3.2.2 数据分辨率和扩展存储第39-40页
        3.2.3 序列脉冲产生电路设计第40-41页
    3.3 通信模块设计第41-43页
    3.4 关键路径时序设计第43-50页
        3.4.1 主要时序参数介绍第43-46页
        3.4.2 核心时钟约束第46-48页
        3.4.3 并串转换时序约束第48-50页
    3.5 本章小结第50-51页
第四章 脉冲产生模块硬件实现第51-71页
    4.1 需求分析与关键器件选型第51-55页
        4.1.1 可编程器件选型第51-52页
        4.1.2 并串转换芯片选型第52-53页
        4.1.3 高性能D触发器选型第53-54页
        4.1.4 可编程延迟芯片选型第54-55页
    4.2 单脉冲/群脉冲合成电路设计第55-59页
        4.2.1 传统单脉冲/群合成基本原理第55-56页
        4.2.2 单脉冲/群脉冲合成电路硬件实现第56-59页
    4.3 时钟模块电路设计第59-63页
        4.3.1 DDS工作原理及外围电路设计第59-61页
        4.3.2 PLL工作原理及外围电路设计第61-63页
    4.4 其它功能模块电路设计第63-67页
        4.4.1 电源模块电路设计第63-65页
        4.4.2 外部触发电路设计第65-67页
    4.5 高速电路PCB设计及阻抗控制第67-70页
        4.5.1 PCB层叠结构设计第67-69页
        4.5.2 PCB阻抗控制设计第69-70页
    4.6 本章小结第70-71页
第五章 系统调试及测试结果与分析第71-84页
    5.1 电源模块的调试第71-72页
    5.2 时钟模块的调试第72-73页
    5.3 外触发电路的调试第73-74页
    5.4 单脉冲/群脉冲合成电路的调试第74-76页
    5.5 测试结果与分析第76-83页
        5.5.1 脉冲信号工作模式测试与分析第76-78页
        5.5.2 脉冲信号输出类型测试与分析第78-80页
        5.5.3 脉冲宽度测试与分析第80-82页
        5.5.4 通道延时测试与分析第82页
        5.5.5 脉冲信号输出频率测试与分析第82-83页
    5.6 本章小结第83-84页
第六章 总结与展望第84-85页
致谢第85-86页
参考文献第86-88页
攻硕期间取得的研究成果第88-89页
附录第89-91页

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