面向UHF读写器射频前端的DAC研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 第一章 绪论 | 第13-17页 |
| 1.1 论文研究背景 | 第13-14页 |
| 1.2 读写器芯片国内外研究现状 | 第14页 |
| 1.3 DAC技术进展 | 第14-15页 |
| 1.4 论文组织结构 | 第15-17页 |
| 第二章 RFID读写器系统结构 | 第17-22页 |
| 2.1 读写器功能 | 第17-18页 |
| 2.2 读写器SOC芯片架构 | 第18-21页 |
| 2.2.1 射频和模拟基带电路 | 第19-20页 |
| 2.2.2 数字基带和MCU | 第20-21页 |
| 2.3 本章小结 | 第21-22页 |
| 第三章 DAC系统分析 | 第22-42页 |
| 3.1 DAC前的信号处理 | 第23-24页 |
| 3.1.1 信号的表示 | 第23页 |
| 3.1.2 真实物理信号和数字信号的关系 | 第23-24页 |
| 3.1.3 无线发射机 | 第24页 |
| 3.2 DAC信号时域表示 | 第24-26页 |
| 3.3 模拟无失真系统 | 第26页 |
| 3.4 输出信号和输入信号的频域表示 | 第26-29页 |
| 3.5 DAC后的滤波器 | 第29-33页 |
| 3.5.1 共模范围的确定 | 第29-32页 |
| 3.5.2 输入阻抗的确定 | 第32-33页 |
| 3.6 差模电平的确定 | 第33页 |
| 3.7 无杂散动态范围 | 第33-34页 |
| 3.8 量化噪声分析 | 第34-36页 |
| 3.8.1 数据的表示会产生量化噪声 | 第34页 |
| 3.8.2 数据的计算会产生量化噪声 | 第34页 |
| 3.8.3 量化噪声时域 | 第34-35页 |
| 3.8.4 量化噪声的频域 | 第35-36页 |
| 3.9 DAC输出信噪比 | 第36-37页 |
| 3.10 输出无杂散动态范围 | 第37-40页 |
| 3.10.1 Double信号仿真 | 第37-38页 |
| 3.10.2 12比特定点仿真 | 第38-39页 |
| 3.10.3 数字编码对DAC的影响 | 第39-40页 |
| 3.11 DAC整体指标 | 第40-41页 |
| 3.12 本章小结 | 第41-42页 |
| 第四章 DAC结构和单元模块设计 | 第42-54页 |
| 4.1 DAC结构选择 | 第42-43页 |
| 4.2 电流舵DAC结构图 | 第43-44页 |
| 4.2.1 工作原理 | 第43-44页 |
| 4.3 混合信号的复杂性 | 第44页 |
| 4.4 反sinc滤波器 | 第44-46页 |
| 4.5 DAC的译码逻辑 | 第46-48页 |
| 4.5.1 二进制加权类型 | 第46-47页 |
| 4.5.2 温度计码类型 | 第47页 |
| 4.5.3 分段形式 | 第47-48页 |
| 4.6 基准电流的产生 | 第48-50页 |
| 4.6.1 使用电流作为偏置 | 第49页 |
| 4.6.2 基准电流的产生 | 第49-50页 |
| 4.7 电流源阵列 | 第50-51页 |
| 4.8 开关电流源尺寸 | 第51页 |
| 4.9 触发器 | 第51-52页 |
| 4.10 两个电阻 | 第52-53页 |
| 4.11 本章小结 | 第53-54页 |
| 第五章 DAC参数选择和优化 | 第54-60页 |
| 5.1 电路时序 | 第54-55页 |
| 5.2 译码逻辑与电流源设计分开 | 第55页 |
| 5.3 译码逻辑 | 第55-56页 |
| 5.3.1 译码逻辑面积 | 第55页 |
| 5.3.2 译码逻辑速度 | 第55-56页 |
| 5.4 共模电平优化 | 第56-57页 |
| 5.5 版图优化 | 第57-58页 |
| 5.5.1 几种不同的优化方式 | 第57页 |
| 5.5.2 P&R协同优化 | 第57-58页 |
| 5.6 优化后的输出 | 第58-59页 |
| 5.7 I路和Q路DAC | 第59页 |
| 5.8 本章小结 | 第59-60页 |
| 第六章 DAC性能仿真 | 第60-70页 |
| 6.1 仿真总体框图 | 第60-61页 |
| 6.2 DNL和INL | 第61-63页 |
| 6.3 DAC SFDR测试 | 第63-67页 |
| 6.4 协议命令仿真 | 第67-69页 |
| 6.5 本章小结 | 第69-70页 |
| 第七章 结论与展望 | 第70-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-76页 |
