基于CMOS忆阻器混合电路的卷积神经网络研究与设计
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第13-21页 |
| 1.1 研究背景及意义 | 第13-15页 |
| 1.2 国内外研究现状 | 第15-19页 |
| 1.2.1 国外研究现状 | 第16-18页 |
| 1.2.2 国内研究现状 | 第18-19页 |
| 1.3 本文研究内容 | 第19-20页 |
| 1.4 本文的组织结构 | 第20-21页 |
| 第2章 忆阻器与神经网络概述 | 第21-35页 |
| 2.1 忆阻器 | 第21-26页 |
| 2.1.1 忆阻器定义 | 第21-25页 |
| 2.1.2 忆阻器线性模型 | 第25-26页 |
| 2.2 神经网络 | 第26-31页 |
| 2.2.1 神经元模型 | 第26-28页 |
| 2.2.2 神经网络模型 | 第28-29页 |
| 2.2.3 卷积神经网络模型 | 第29-31页 |
| 2.3 忆阻神经网络 | 第31-34页 |
| 2.3.1 忆阻器突触 | 第31-32页 |
| 2.3.2 神经网络电路训练策略 | 第32-33页 |
| 2.3.3 忆阻突触在卷积神经网络中的应用 | 第33-34页 |
| 2.4 小结 | 第34-35页 |
| 第3章 基于忆阻器交叉阵列的卷积神经网络电路 | 第35-51页 |
| 3.1 忆阻突触与神经元的设计 | 第35-41页 |
| 3.1.1 忆阻器交叉阵列列电路设计 | 第35-37页 |
| 3.1.2 编码方案与神经元的设计 | 第37-39页 |
| 3.1.3 基于卷积运算的忆阻器交叉阵列电路设计 | 第39-41页 |
| 3.2 忆阻卷积神经网络电路 | 第41-46页 |
| 3.2.1 总体结构 | 第41-43页 |
| 3.2.2 引入流水线技术 | 第43-45页 |
| 3.2.3 引入分布式技术 | 第45-46页 |
| 3.3 实验与结果分析 | 第46-50页 |
| 3.3.1 识别性能分析 | 第46-48页 |
| 3.3.2 电路性能分析 | 第48-50页 |
| 3.4 小结 | 第50-51页 |
| 第4章 新型异位训练忆阻卷积神经网络设计 | 第51-64页 |
| 4.1 问题的描述 | 第51-52页 |
| 4.2 VMCA的设计方法 | 第52-56页 |
| 4.2.1 结构设计 | 第52-54页 |
| 4.2.2 编码设计 | 第54-56页 |
| 4.3 异位训练的CNN结构 | 第56-59页 |
| 4.3.1 卷积层设计方法 | 第56-58页 |
| 4.3.2 卷积神经网络整体结构 | 第58-59页 |
| 4.4 仿真实验和结果 | 第59-63页 |
| 4.4.1 VMCA结构的性能分析 | 第59-60页 |
| 4.4.2 电路性能分析 | 第60-63页 |
| 4.5 小结 | 第63-64页 |
| 结论 | 第64-66页 |
| 参考文献 | 第66-72页 |
| 附录A 攻读硕士学位期间发表的学术论文 | 第72-73页 |
| 致谢 | 第73页 |
