| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 研究背景及意义 | 第8-9页 |
| 1.2 RS码的发展历程与未来展望 | 第9-10页 |
| 1.3 本文主要研究内容 | 第10-12页 |
| 第2章 纠错码的代数基础 | 第12-18页 |
| 2.1 有限域 | 第12-13页 |
| 2.1.1 有限域相关基本知识 | 第12页 |
| 2.1.2 本原元及本原多项式 | 第12-13页 |
| 2.1.3 有限域的基本运算 | 第13页 |
| 2.2 RS码 | 第13-15页 |
| 2.3 信道模型 | 第15-18页 |
| 第3章 RS码的编译码算法 | 第18-26页 |
| 3.1 RS码的编码算法 | 第18-19页 |
| 3.2 RS码的译码算法 | 第19页 |
| 3.3 RS码硬判决译码算法 | 第19-22页 |
| 3.3.1 校验子计算 | 第20页 |
| 3.3.2 关键多项式求解 | 第20-21页 |
| 3.3.3 钱搜索与福尼算法 | 第21-22页 |
| 3.4 RS码的软判决译码算法 | 第22-26页 |
| 3.4.1 基于插值的RS码LCC软判决译码算法 | 第24-25页 |
| 3.4.2 基于联合校验子计算的RS码软判决译码算法 | 第25-26页 |
| 第4章 RS码译码器硬件结构设计 | 第26-40页 |
| 4.1 HDD-LCC模块电路设计 | 第26-36页 |
| 4.1.1 校验子计算模块 | 第26-27页 |
| 4.1.2 校验子更新模块 | 第27-29页 |
| 4.1.3 关键方程求解模块 | 第29-30页 |
| 4.1.4 钱搜索和多项式选择模块 | 第30-32页 |
| 4.1.5 福尼算法的硬件结构 | 第32-33页 |
| 4.1.6 有限域基本运算硬件结构 | 第33-36页 |
| 4.2 不同RS译码器电路的时序结构 | 第36-40页 |
| 4.2.1 RS码硬判决译码器电路时序 | 第36-37页 |
| 4.2.2 RS码软判决译码器电路时序 | 第37-40页 |
| 第5章 针对突发错误的译码算法研究 | 第40-46页 |
| 5.1 突发错误译码算法的发展 | 第40-43页 |
| 5.2 突发错误译码算法介绍 | 第43-46页 |
| 第6章 融合式突发错误软判决译码器设计 | 第46-60页 |
| 6.1 融合式突发错误软判决译码器架构设计 | 第46-49页 |
| 6.2 融合式突发错误软判决译码算法性能分析 | 第49-50页 |
| 6.3 架构中模块的设计 | 第50-55页 |
| 6.3.1 Ξ-Ψ-Block模块 | 第50-51页 |
| 6.3.2 Φ-Block模块 | 第51-52页 |
| 6.3.3 KES模块 | 第52-53页 |
| 6.3.4 PT模块 | 第53-55页 |
| 6.4 融合式突发错误软判决译码器结果分析 | 第55-60页 |
| 6.4.1 延迟分析 | 第55-57页 |
| 6.4.2 逻辑综合 | 第57页 |
| 6.4.3 静态时序分析 | 第57-59页 |
| 6.4.4 功耗分析 | 第59-60页 |
| 第7章 总结与展望 | 第60-62页 |
| 7.1 总结 | 第60-61页 |
| 7.2 展望 | 第61-62页 |
| 参考文献 | 第62-66页 |
| 附录 | 第66-72页 |
| 发表论文和参加科研情况说明 | 第72-74页 |
| 致谢 | 第74-75页 |