基于FPGA的设备状态采集与联锁保护系统
| 致谢 | 第5-7页 |
| 摘要 | 第7-8页 |
| ABSTRACT | 第8-9页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 选题背景及意义 | 第12-14页 |
| 1.2 国内外研究现状 | 第14-17页 |
| 1.3 论文主要内容 | 第17-18页 |
| 第二章 联锁保护系统总体设计方案 | 第18-24页 |
| 2.1 联锁保护系统现状 | 第18-19页 |
| 2.2 需求分析 | 第19-21页 |
| 2.3 联锁保护系统架构 | 第21-23页 |
| 2.4 本章小结 | 第23-24页 |
| 第三章 联锁保护系统硬件设计 | 第24-58页 |
| 3.1 MIS主系统简介 | 第24-26页 |
| 3.2 光电转换模块设计 | 第26-32页 |
| 3.3 继电器模块设计 | 第32-33页 |
| 3.4 信号完整性分析 | 第33-38页 |
| 3.4.1 传输线理论 | 第34-35页 |
| 3.4.2 传输线串扰 | 第35-37页 |
| 3.4.3 差分互连线 | 第37-38页 |
| 3.5 FPGA主控板设计 | 第38-53页 |
| 3.5.1 电源设计 | 第39-45页 |
| 3.5.2 FPGA配置电路设计 | 第45-47页 |
| 3.5.3 系统时钟 | 第47-48页 |
| 3.5.4 串行通信模块设计 | 第48-49页 |
| 3.5.5 网口设计 | 第49-52页 |
| 3.5.6 其他部分电路设计 | 第52-53页 |
| 3.6 前端子系统总体结构 | 第53-57页 |
| 3.7 本章小结 | 第57-58页 |
| 第四章 联锁保护系统软件设计 | 第58-71页 |
| 4.1 FPGA程序设计 | 第58-67页 |
| 4.1.1 锁存器设计 | 第60-63页 |
| 4.1.2 以太网设计 | 第63-65页 |
| 4.1.3 RAM存储器设计 | 第65-67页 |
| 4.2 PC端程序设计 | 第67-70页 |
| 4.3 本章小结 | 第70-71页 |
| 第五章 联锁保护系统功能测试 | 第71-78页 |
| 5.1 前端子系统响应时间 | 第72-73页 |
| 5.2 系统去抖动测试 | 第73-74页 |
| 5.3 系统锁存测试 | 第74-75页 |
| 5.4 BYPASS功能测试 | 第75-76页 |
| 5.5 联锁保护系统整体响应测试 | 第76-77页 |
| 5.6 系统稳定性测试 | 第77页 |
| 5.7 本章小结 | 第77-78页 |
| 第六章 结论与展望 | 第78-80页 |
| 6.1 结论 | 第78-79页 |
| 6.2 下一步工作方向 | 第79-80页 |
| 参考文献 | 第80-83页 |
| 附录 1 | 第83-84页 |
| 附录 2 | 第84-85页 |
| 作者简介及在学期间发表的学术论文 | 第85页 |
