| 英文缩写说明 | 第4-7页 |
| 摘要 | 第7-9页 |
| Abstract | 第9-10页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 课题背景 | 第11-14页 |
| 1.1.1 传统单核处理器的缺陷 | 第11-13页 |
| 1.1.2 多核处理器的优势 | 第13页 |
| 1.1.3 丰富异构加速器的多核处理器架构 | 第13-14页 |
| 1.1.4 相关工作介绍 | 第14页 |
| 1.2 本文设计思想与主要工作 | 第14-16页 |
| 1.2.1 本文主要设计思想 | 第14-15页 |
| 1.2.2 本文主要工作 | 第15-16页 |
| 1.3 论文结构安排 | 第16-17页 |
| 第二章 64核处理器架构与高能效单核设计 | 第17-43页 |
| 2.1 面向应用异构加速的64核处理器架构 | 第17-19页 |
| 2.2 64核处理器单核逻辑设计 | 第19-26页 |
| 2.2.1 性能优化——流水线优化 | 第20-21页 |
| 2.2.2 性能优化——电路设计优化 | 第21-24页 |
| 2.2.3 性能优化——指令集优化 | 第24-25页 |
| 2.2.4 功耗优化——架构简化 | 第25页 |
| 2.2.5 功耗优化——电路设计优化 | 第25-26页 |
| 2.3 64核处理器单核低功耗寄存器堆设计 | 第26-34页 |
| 2.3.1 异步时钟控制的读隔离 | 第27-28页 |
| 2.3.2 软件指导的写丢弃 | 第28-32页 |
| 2.3.3 实验结果与分析 | 第32-34页 |
| 2.4 64核处理器低功耗指令存储设计 | 第34-43页 |
| 2.4.1 架构设计 | 第35-37页 |
| 2.4.2 共享存储访问判决 | 第37-38页 |
| 2.4.3 静态分支与动态分支 | 第38-40页 |
| 2.4.4 实验结果与分析 | 第40-43页 |
| 第三章 丰富异构加速器架构设计 | 第43-66页 |
| 3.1 全局包交换与局部令牌环互联 | 第43-55页 |
| 3.1.1 环与节点处理器、加速器的互联 | 第45-46页 |
| 3.1.2 环控制器的设计 | 第46-54页 |
| 3.1.3 环互联应用示例 | 第54-55页 |
| 3.2 丰富异构加速器架构设计 | 第55-66页 |
| 3.2.1 加速器设计基本理念 | 第55-60页 |
| 3.2.2 加速器设计过程——H.264解码器加速器设计示例 | 第60-64页 |
| 3.2.2.1 码流解析加速器设计 | 第61-62页 |
| 3.2.2.2 反扫描反变换加速器设计 | 第62-63页 |
| 3.2.2.3 预测加速器设计 | 第63-64页 |
| 3.2.3 实验结果与讨论 | 第64-66页 |
| 第四章 64核处理器芯片实现 | 第66-71页 |
| 4.1 基于DCT+ICC的物理设计 | 第66-68页 |
| 4.2 基于层次化流程的物理设计 | 第68-69页 |
| 4.3 基于有用时钟偏斜的物理设计 | 第69-70页 |
| 4.4 物理设计结果 | 第70-71页 |
| 第五章 基于64核处理器的H.264解码器 | 第71-76页 |
| 5.1 软件编译及程序加载流程 | 第71-72页 |
| 5.2 H.264解码器的多核处理器实现方案 | 第72-76页 |
| 5.2.1 H.264帧内解码器多核实现 | 第72-74页 |
| 5.2.2 H.264解码器的实现结果 | 第74-76页 |
| 第六章 总结与展望 | 第76-78页 |
| 6.1 本文工作总结 | 第76-77页 |
| 6.2 未来工作展望 | 第77-78页 |
| 参考文献 | 第78-81页 |
| 硕士学习期间发表的学术论文 | 第81-82页 |
| 致谢 | 第82-83页 |