| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第一章 绪论 | 第8-17页 |
| ·背景阐述 | 第8页 |
| ·OFDM 系统基本架构 | 第8-10页 |
| ·卷积码及Viterbi 译码器应用及研究现状 | 第10-11页 |
| ·IEEE802.11a 协议的相关技术参数 | 第11-14页 |
| ·本文研究课题及前景 | 第14-15页 |
| ·本文的主要研究内容及结构安排 | 第15-17页 |
| 第二章 多码率卷积码的FPGA 实现 | 第17-31页 |
| ·卷积码背景简介 | 第17-18页 |
| ·IEEE802.11a 基带系统中的卷积码 | 第18-22页 |
| ·增信删余的实现 | 第22-23页 |
| ·多码率卷积码及其FPGA 实现 | 第23-30页 |
| ·多码率卷积码的硬件结构 | 第24-25页 |
| ·2/3 码率卷积码的实现 | 第25页 |
| ·3/4 码率卷积码的实现 | 第25页 |
| ·多码率卷积码的FPGA 实现 | 第25-29页 |
| ·多码率卷积码仿真的结果 | 第29-30页 |
| ·总结 | 第30-31页 |
| 第三章 Viterbi 译码器的FPGA 实现 | 第31-63页 |
| ·卷积码译码算法分类 | 第31页 |
| ·Viterbi 译码算法简介 | 第31-34页 |
| ·Viterbi 译码器的关键技术指标 | 第34-35页 |
| ·BUM 单元的设计 | 第35-41页 |
| ·判决方式的选择 | 第36-37页 |
| ·矢量差的“1 范数”的欧几里德距离 | 第37-38页 |
| ·矢量差的“1 范数”BUM 模块的FPGA 实现 | 第38-40页 |
| ·BMU 模块的仿真 | 第40-41页 |
| ·ACS 单元的设计 | 第41-53页 |
| ·ACS 单元及蝶形的基本原理 | 第41-44页 |
| ·基-2、基-4 算法的比较 | 第44-45页 |
| ·ACS 单元及基-2 蝶形单元的FPGA 实现 | 第45-50页 |
| ·(2.1.7)Viterbi 译码器的基-2 蝶形单元的顶层例化 | 第50-51页 |
| ·ACS 单元数目的选择 | 第51-52页 |
| ·归一化处理 | 第52-53页 |
| ·最小值选择模块 | 第53-57页 |
| ·二输入比较器的FPGA 实现 | 第54-56页 |
| ·两路并行比较单元的FPGA 实现 | 第56-57页 |
| ·幸存路径管理单元的设计 | 第57-60页 |
| ·幸存路径管理方式的选择 | 第57-58页 |
| ·存储模块管理单元的设计 | 第58-60页 |
| ·回溯模块的FPGA 实现 | 第60页 |
| ·Viterbi 译码顶层模块的实现 | 第60-62页 |
| ·本章小结 | 第62-63页 |
| 第四章 Viterbi 译码器的测试及性能评估 | 第63-71页 |
| ·Viterbi 译码器的纠错性能测试 | 第63-66页 |
| ·测试平台的搭建 | 第63-64页 |
| ·测试结果及性能评价 | 第64-66页 |
| ·Viterbi 译码的性能评价 | 第66-70页 |
| ·本章小结 | 第70-71页 |
| 第五章 总结及展望 | 第71-73页 |
| ·Viterbi 译码器设计总结 | 第71页 |
| ·本文的不足及未来研究方向 | 第71-73页 |
| 参考文献 | 第73-76页 |
| 附录 | 第76-78页 |
| A 多码率卷积码的RTL 视图 | 第76-77页 |
| B Viterbi 译码器的RTL 视图 | 第77-78页 |
| 致谢 | 第78-79页 |
| 个人简历 研究生期间发表的学术论文与研究成果 | 第79页 |