基于FPGA的LDPC编译码系统的研究
| 致谢 | 第1-6页 |
| 中文摘要 | 第6-7页 |
| ABSTRACT | 第7-8页 |
| 目录 | 第8-10页 |
| 1 绪论 | 第10-14页 |
| ·论文的研究背景 | 第10-11页 |
| ·LDPC码研究现状 | 第11-12页 |
| ·LDPC码的应用 | 第12页 |
| ·本论文的主要内容和研究任务 | 第12-14页 |
| 2 LDPC码简介 | 第14-20页 |
| ·LDPC码的定义和Tanner图表示 | 第14-16页 |
| ·LDPC码的定义 | 第14-15页 |
| ·LDPC码Tanner图定义 | 第15-16页 |
| ·LDPC码构造方法 | 第16-19页 |
| ·GaIIager的构造法 | 第16-17页 |
| ·准循环LDPC码 | 第17-19页 |
| ·本章小结 | 第19-20页 |
| 3 LDPC编码器的设计 | 第20-30页 |
| ·LDPC码的确定 | 第20-21页 |
| ·LDPC码编码算法 | 第21-22页 |
| ·编码器整体设计结构 | 第22-28页 |
| ·缓存模块 | 第22-23页 |
| ·移位模块端口说明 | 第23-25页 |
| ·总控制模块 | 第25-26页 |
| ·编码模块 | 第26-28页 |
| ·本章小结 | 第28-30页 |
| 4 LDPC译码器设计 | 第30-51页 |
| ·硬判决译码算法 | 第30页 |
| ·软判决译码算法 | 第30-35页 |
| ·概率域上的BP算法 | 第31-32页 |
| ·对数域上的BP算法 | 第32-33页 |
| ·Min-Sum算法 | 第33-34页 |
| ·改进的Min-Sum算法 | 第34-35页 |
| ·FPGA开发技术简介 | 第35-36页 |
| ·LDPC译码器硬件的确定 | 第36-39页 |
| ·译码器整体结构 | 第37-38页 |
| ·部分并行结构 | 第38页 |
| ·存储资源分析 | 第38-39页 |
| ·FPGA实现LDPC译码器 | 第39-49页 |
| ·输入缓冲模块 | 第40-41页 |
| ·译码器流程 | 第41-42页 |
| ·总控制模块 | 第42-43页 |
| ·变量节点更新模块 | 第43-45页 |
| ·校验节点更新模块 | 第45-49页 |
| ·本章小结 | 第49-51页 |
| 5 光纤通信编码 | 第51-56页 |
| ·光纤通信的最新发展及应用 | 第51-52页 |
| ·光信道编码 | 第52-54页 |
| ·光信道编码的应用 | 第53-54页 |
| ·结构光编码 | 第54-55页 |
| ·时间编码 | 第54-55页 |
| ·格雷码法结合线移 | 第55页 |
| ·本章小结 | 第55-56页 |
| 6 结论 | 第56-57页 |
| 参考文献 | 第57-60页 |
| 作者简历 | 第60-62页 |
| 学位论文数据集 | 第62页 |
