| 第1章 绪论 | 第1-13页 |
| ·移动通信中纠错编码技术的应用和发展 | 第8-9页 |
| ·LDPC 码的提出与发展现状 | 第9-11页 |
| ·LDPC 码的应用 | 第11-12页 |
| ·本文主要研究工作及内容安排 | 第12-13页 |
| 第2章 LDPC 码基础知识 | 第13-27页 |
| ·线性分组码基础 | 第13-14页 |
| ·线性分组码的译码 | 第14-15页 |
| ·LDPC 码的定义及二分图表示 | 第15-18页 |
| ·LDPC 码的定义与分类 | 第15-16页 |
| ·二分(Tanner)图表示 | 第16-18页 |
| ·LDPC 码的编码 | 第18-21页 |
| ·矩阵H 的半随机(semi-random)构造算法 | 第18-19页 |
| ·矩阵H 的PEG(progressive edge-growth)算法 | 第19-20页 |
| ·矩阵H 的比特填充(Bit-filling)算法 | 第20页 |
| ·矩阵H 的扩展比特填充(Extended Bit-filling)算法 | 第20-21页 |
| ·LDPC 码的线性时间编码 | 第21-26页 |
| ·基于准下三角校验矩阵的LDPC 线性编码 | 第21-23页 |
| ·基于校验矩阵重构的LDPC 编码 | 第23-26页 |
| ·本章小结 | 第26-27页 |
| 第3章 LDPC 码译码算法 | 第27-39页 |
| ·消息传递(Message Passing)算法概述 | 第27-28页 |
| ·硬判决译码 | 第28-30页 |
| ·位翻转解码算法 | 第28-29页 |
| ·加权位翻转解码算法 | 第29-30页 |
| ·置信传播迭代解码(Belief Propagation)算法 | 第30-35页 |
| ·BP算法 | 第31-33页 |
| ·对数似然比域内的BP(LLR-BP)算法 | 第33-35页 |
| ·译码错误概率 | 第35-36页 |
| ·密度进化理论 | 第36-38页 |
| ·本章小结 | 第38-39页 |
| 第4章 LDPC 码的性能优化及分析 | 第39-51页 |
| ·LDPC 码的短环 | 第39-42页 |
| ·LDPC 码的最小距离和围长 | 第39-41页 |
| ·LDPC 码的4-环检测 | 第41-42页 |
| ·LDPC 码校验矩阵的消4-环生成算法 | 第42-48页 |
| ·算法描述 | 第42-44页 |
| ·算法的优化 | 第44-45页 |
| ·Matlab 与VC++融合编程 | 第44-45页 |
| ·内存溢出(out of memory)问题的解决 | 第45页 |
| ·仿真框图 | 第45-46页 |
| ·仿真结果 | 第46-48页 |
| ·设计参数对LDPC 码性能的影响 | 第48-50页 |
| ·码长对LDPC 码性能的影响 | 第48页 |
| ·迭代次数对LDPC 码性能的影响 | 第48-49页 |
| ·译码算法对LDPC 码性能的影响 | 第49-50页 |
| ·本章小结 | 第50-51页 |
| 第5章 LDPC 码编译码器的硬件实现 | 第51-66页 |
| ·LDPC 码编码器的硬件实现 | 第51-61页 |
| ·编码器的整体结构图 | 第51-52页 |
| ·芯片的选择与仿真环境的确定 | 第52-53页 |
| ·分组模块设计 | 第53-56页 |
| ·串/并模块设计 | 第56页 |
| ·编码模块设计 | 第56-59页 |
| ·并/串模块设计 | 第59页 |
| ·复用模块设计 | 第59-60页 |
| ·LDPC 码编码器的VHDL 仿真 | 第60-61页 |
| ·LDPC 码译码器的硬件实现 | 第61-65页 |
| ·译码器的整体结构图 | 第61页 |
| ·初始化模块 | 第61页 |
| ·数据输入模块 | 第61-62页 |
| ·译码模块 | 第62-64页 |
| ·平行迭代译码结构 | 第62-63页 |
| ·变量节点处理单元(VNU) | 第63页 |
| ·校验节点处理单元(CNU) | 第63-64页 |
| ·数据输出模块 | 第64-65页 |
| ·本章小结 | 第65-66页 |
| 第6章 总结 | 第66-68页 |
| 参考文献 | 第68-73页 |
| 致谢 | 第73页 |
